[发明专利]一种时钟停振检测电路

说明书

本发明公开一种时钟停振检测电路，其包括时钟信号锁存电路、低电平稳态检测电路、高电平稳态检测电路、停振指示信号锁存电路。其中，所述待测时钟信号锁存电路的输出端连接至低电平稳态检测电路和高电平稳态检测电路的输入端，而所述低电平稳态检测电路和高电平稳态检测电路的输出端接至一个“异或非”电路，其输出信号再接至一个锁存电路，最终输出为停振指示信号。本发明可实现低功耗、停振时间阈值可设置的检测电路，而且可用较小的面积集成至芯片中。

技术领域

本发明专利涉及电子领域，尤其是一种时钟停振检测电路。

背景技术

在电路系统中，系统时钟信号可能会受到各种因素的干扰，发生短时间的停振或者永久停振，导致系统功能异常、程序紊乱等现象。一般带有MCU的电路系统中，可以通过“看门狗”电路来间接推测系统时钟的停振故障，但是在没有MCU的电路系统中，就需一种能独立工作的时钟停振检测电路，用来及时发现停振现象，以便记录故障时间、提供告警指示、复位系统等措施，减轻或减少系统紊乱的机会。

发明内容

本发明专利主要是实现以一种时钟停振检测电路，也适合于集成电路的实现。当时钟信号CLK正常时，电容C1和C2上的电压分别维持为“高”和“低”，经过后续的迟滞比较器整形，再经“异或非”逻辑和RS触发器，得到Xstop=0，表示时钟没有停振。而当CLK因干扰或者故障停振一段时间后，电容上的电压Vo1和Vo2则将会同时为“高”或者“低”，经过迟滞比较器和后续所述锁存电路得到Xstop=1，表示时钟已经停振，或者曾经停振过。该电路结构简单，所占芯片面积很小，且容易实现低功耗，可在普通CMOS工艺中很方便地实现。

为了实现上述目的，本发明电路具有如下构成：

如图1所示，该电路结构包括模块：时钟信号锁存电路103、低电平稳态检测电路101、高电平稳态检测电路102、异或逻辑104，停振指示信号锁存电路105。

Va、Vb之间的反相器构成Latch，即使CLK停留在某一不定态或者高阻状态，也能在Vb点产生一个明确有效的逻辑电平，以便后续电路正常检测。

C1、C2与充放电电流源共同决定CLK停振检测的阈值，电容越大或者电流越小，可检测出“更长时间的CLK停振”事件。但是C1、C2的值不宜太小，否则容易受干扰而误判。这需要与功耗、面积取折衷。电容后面的迟滞比较器CMP可进一步提升抗干扰能力。

当采取措施，系统CLK重新正常工作后，可通过RS_latch的RST端来复位Xstop信号为零，则可继续监测CLK是否有停振。

附图说明

附图1是时钟停振检测电路的系统示意图；

附图2是时钟停振检测电路中的迟滞比较器电路示意图；

附图3是该电路的典型条件下的运行结果示意图。

具体实施方式

如图1所示，该电路结构包括模块：时钟信号锁存电路103、低电平稳态检测电路101、高电平稳态检测电路102、异或逻辑104，停振指示信号锁存电路105。

（1），当CLK正常工作时：

CLK信号经过锁存电路103之后，分别驱动所述低电平稳态检测电路101、高电平稳态检测电路102中的4个MOS开关，不断地给电容C1、C2充电和放电。但由于充电和放电的电流大小有显著差异，最终实现Vo1一直为高电平（接近VDD），而Vo2一直为低电平（接近GND）。

实际上，Vo1、Vo2电压分别是有一定纹波（三角波），纹波峰-峰值为：

（式1）

式中T为CLK的周期。