[发明专利]频率合成装置及其方法

说明书

本发明提供频率合成装置及其方法。数字时序调整电路接收第一与第二时脉，并根据噪声消除信号与增益控制信号输出第三与第四时脉。模拟相位检测器接收第三与第四时脉并输出模拟时序误差信号。滤波电路接收模拟时序误差信号并输出振荡器控制信号。可控制振荡器接收振荡器控制信号并输出第五时脉。时脉分割器接收第五时脉并根据分割因数输出第二时脉。调制器接收时脉乘法因数并输出分割因数与噪声消除信号。数字相位检测器接收第三与第四时脉，并输出数字时序误差信号。关联电路接收数字时序误差信号与噪声消除信号，并输出增益控制信号。

技术领域

本发明乃涉及一种相位锁定回路为架构的频率合成装置与其频率合成方法。

背景技术

相位锁定回路(Phase Locked Loop；PLL)能接收一第一时脉并输出一第二时脉，该第二时脉的频率取决于第一时脉的频率。传统的相位锁定回路包括相位/频率检测器、电荷帮浦、回路滤波器、压控震荡器与时脉分割电路。压控震荡器根据一控制电压输出第二时脉，使得第二时脉的频率能由控制电压决定。时脉分割电路接收第二时脉，并根据一分割比例来输出一第三时脉。相位/频率检测器接收第一时脉与第三时脉，并输出表示第一时脉与第三时脉间时序差的时序信号。电荷帮浦将此时序信号转换为电流信号，回路滤波器再将此电流信号进行滤波，以获得控制第二时脉的频率的控制电压。于是，通过追踪第一时脉的频率便能通过一回路架构来调整第二时脉的频率。于一稳定状态下，第二时脉的频率等于第一时脉的频率与一乘法因数N的乘积，并可表示如下式。

N＝N_int+α

其中，N_int为一正整数，α为小于1但不小于零的有理数。若α等于零，则时脉分割电路具有一固定的分割因数N_int(即，切割为N_int等分)。针对第二时脉的N_int个循环的每一个循环都会有一个第三时脉的一个循环输出。若α不等于零，则α必为一分数，于此情况下，此相位锁定回路便是一个分数倍分频相位锁定回路(fractional-N Phase Locked Loop；fractional-N PLL)，且时脉分割电路无法具有固定的分割因数。时脉分割电路的分割因数是由三角积分调制器来调制，且时脉分割电路的分割因数会在N_int与N_int+1之间动态地变动，以使得分割因数的平均值能等于N_int+α。由于分割因数的值会被调制，分割因数的瞬时值便不会等于分割因数的平均值(即，N_int与N_int+1不等于N_int+α)。于是，瞬时噪声便会产生于相位锁定回路。美国专利公告案(U.S.Patent US7,999,622,Galton et al)公开了一种可由分割因数的调制过程中消除瞬时噪声的方法。此种方法主要是使用数字模拟转换器输出一电流，此电流能够补偿电荷帮浦的输出中的噪声(此噪声是于分割因数的调制过程中产生)。然而，数字模拟转换器会产生噪声。为了要减少此部分的噪声，便需消耗较多的功率来提供较大的电流。此外，数字模拟转换器并非十分线性，其非线性的特性将会造成相位锁定回路中额外的噪声。为了要减少此部分噪声，电路的复杂度便会提高以达到动态地元件匹配效果。

发明内容

本发明所提供的频率合成装置及其方法能够消除分数倍分频相位锁定回路(fractional-N Phase Locked Loop；fractional-N PLL)中的噪声(即，调制分割因数所产生的噪声)，却不会产生高功率消耗，也无通过复杂电路来进行。

本发明所提供的频率合成装置及其方法的主要工作原理在于，利用数字时序调整电路来修正分数倍分频相位锁定回路中已知的时序误差。此时序差是由时脉分割器将时脉乘法因数调制为一分割因数所产生。根据数字时序调整电路的输出中已知的时序误差与其余的时序误差，数字时序调整电路的增益能通过封闭回路的架构被校正。