[发明专利]阵列基板、显示装置及其驱动方法

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板、显示装置及其驱动方法。

背景技术

在平板显示器的阵列基板上，如图1所示的双栅设计一般是一种栅线数目加倍，数据线数目减半，能够有效降低源极驱动IC成本的像素设计方案。如图1所示，阵列基板上的像素电极P11连接到晶体管T11，晶体管T11连接至数据线D1，晶体管T11的栅极连接至栅线G2。像素电极P12连接到晶体管T12，晶体管T12连接至数据线D1，晶体管T12的栅极连接至栅线G1。同一行像素P13和P14等按照类似的方式布置晶体管及其连接方式。后续行像素及其晶体管的布置方式和连接方式以此类推。

本申请的发明人在实施上述结构的过程中发现：对于低频(例如1Hz)显示面板，在图1所示的阵列基板上施加低频信号，其像素电压保持时间较长，漏电流较大，漏电风险大，无法满足低频低功耗显示需求。

发明内容

本发明的目的是提供一种阵列基板、显示装置及其驱动方法，可以有效地降低源极驱动IC成本，同时降低漏电流，满足低频低功耗显示需求。

本申请实施例提供了一种阵列基板，包括栅线和数据线、以及设置在栅线和数据线围设区域内的像素电极；其中，每隔两列像素电极设有一条数据线，该数据线为其相邻的两列像素电极提供数据信号；相邻两行像素电极之间设有三条栅线，该三条栅线中的一条同时为所述两行像素电极提供控制信号，另外两条分别为所述两行像素电极提供控制信号；

所述每个像素电极通过两个串联的晶体管连接到与其相邻的数据线。

进一步地，所述两个晶体管分别由两条栅线控制，其中一个晶体管连接像素电极，另一个晶体管连接数据线。

进一步地，所述相邻两行像素电极之间的相邻第一和第二栅线控制的两个晶体管串联至第一像素，所述相邻两行像素电极之间的相邻第二和第三栅线控制的两个晶体管串联至第二像素电极，其中所述第一像素电极和第二像素电极分别位于相邻行和相邻列上。

可选地，连接所述第一像素电极和第二像素电极的晶体管连接到同一条数据线。

可选地，连接所述第一像素的两个晶体管中，第一晶体管的栅极连接至所述第一栅线，该第一晶体管的漏极连接所述第一像素的像素电极，该第一晶体管的源极连接第二晶体管的漏极；所述第二晶体管的栅极连接至所述第二栅线，该第二晶体管的源极连接所述数据线；

连接所述第二像素的两个晶体管中，第四晶体管的栅极连接至所述第三栅线，该第四晶体管的漏极连接所述第二像素的像素电极，该第四晶体管的源极第三晶体管的漏极；所述第三晶体管的栅极连接至所述第二栅线，该第三晶体管的源极连接所述数据线。

可选地，一行像素上方的第三栅线与该行像素下方的第一栅线加载相同控制信号，这两条栅线分别控制所述同一行像素里的相邻两个像素，所述相邻两个像素由同一条数据线提供信号。

可选地，在第一行像素的上方设有两条栅线，该两条栅线共同控制奇数列或者偶数列的像素电极；

在最后一行像素的下方设有两条栅线，该两条栅线共同控制偶数列或者奇数列的像素电极。

本申请实施例还提供了一种显示装置，该显示装置包括上述任一款的阵列基板。

本申请实施例还提供了一种用于上述显示装置的驱动方法，包括：

依次向相邻两行像素电极之间的三条栅线施加控制信号；其中，与上方像素电极相连的两条栅线的有效信号时序有部分重叠，与下方像素电极相连的两条栅线的有效信号时序有部分重叠。

进一步地，所述栅线的有效信号时序包括第一部分和第二部分，控制同一行像素电极的两条栅线中的第一条栅线的有效信号时序的第二部分与这两条栅线中的第二条栅线的有效信号时序的第一部分重叠。

进一步地，所述第一部分和第二部分的时长相等。

本申请实施例采用一种全新的双栅控制双晶体管的像素设计方案，把普通双晶体管像素设计和双栅控制晶体管有效地结合在一起，一方面,相对于双栅像素设计而言，每两列像素共用一条数据线，使数据信号线数目减半，有效地降低源极驱动IC成本；另一方面，相对于普通双栅像素设计而言，双栅控制串联的双晶体管能够在低频(1Hz)一帧时间内有效减小漏电流，从而保持电压恒定，实现低频低功耗显示。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一实施例，而非对本发明的限制。