[发明专利]一种同位控制猝发总线的控制方法

说明书

一种同位控制猝发总线的控制方法，使总设备时钟信号clkD与数据信号同地点发出，同方向传输，同地点接收，其中CPU中央处理器和MEM存储器的时钟根据传送方向选择系统时钟clkS或设备时钟clkD。减少总线控制信号与数据信号传输的路径差以及时间差，提高猝发传送主频。设计分为：总线无操作或结束猝发操作、总线写操作、总线读操作，且分别由EN，WR两条单向使能信号控制，其四个状态分别为：“00”、“01”、“10”、“11”，根据不同控制状态执行不同操作，选择不同时钟，始终保持总线控制信号与数据信号同地点发出，同方向传输，同地点接收。本发明用硬件实现了一种同位控制猝发总线。

技术领域

本发明属于猝发总线的技术领域，具体来说，涉及一种同位控制猝发总线的控制方法。

技术背景

经典猝发总线的写操作：写控制信号和数据信号同在CPU处产生，同在Mem处接收，即同源同方向同路径传输。写信号(WR)上升沿驱使Mem锁存数据总线(DB)上的数据到DB锁存器，写正确的条件是，WR上升沿处，DB上的数据是有效的。记数据传输时间是T_LD，写信号传输时间是T_LWR，它们之间的，由于路径差产生的时间差是ΔT。为确保写正确，要求WR上升沿，必须处在数据稳定区内，并留有宽于正负ΔT的裕度。若忽略Mem将DB锁存Mem单元的需要时间，从总线角度看，允许的最大写主频低于1/(2ΔT)。

经典猝发总线的读操作：读控制信号RD在CPU处产生，Mem获得RD信号为低后发出数据信号，CPU在数据信号耗时T_L传输L距离并稳定后锁存数据信号并撤销RD信号。控制信号和数据信号处于异位。读正确的条件是，CPU锁存时，DB上的数据是有效的。控制源信号经T_L时间传送到Mem存储器，Mem存储器产生数据源，再经过T_L时间送到CPU。为确保读正确，要求RD必须处在数据稳定区内。从总线角度看，允许的最大读主频低于1/(2T_L)。

发明内容

本发明设计一种同位控制猝发总线的控制方法，提高猝发传送速度。

采用的技术方案是：

一种同位控制猝发总线的控制方法，通过改变猝发读写信号的产生位置，使读写控制信号clk与数据信号data同地点发出，同方向传输，同地点接收，其中：

发生在CPU(中央处理器)端的clk和data分别记为clkC，dataC。

发生在MEM(存储器)端的clk和data分别记为clkM，dataM。

传输中的clk和data分别记为clkD，dataD。

设置CPU端地址计数器(CAC)，地址寄存器(AUC)，MEM端的地址计数器(MAC)，并且由CPU端给CAC、MAC、AUC赋值，当CAC等于AUC时，使EN为低电平，传输完毕，控制信号清零，即完成一次猝发传送。

CPU端及MEM端的后续地址分别由CAC、MAC经+1计数产生，产生clkM和dataM，在clkC的下跳沿，CAC加一，在clkM的下跳沿，MAC加一。

执行写操作时，clkC下跳沿，CPU数据memC的CAC号单元的内容memC[CAC]放到数据总线DB上，在clkM的上升沿把dataM锁存到MEM的存储器的MAC号单元memM[MAC]。

执行读操作时，clkM下降沿，memM[MAC]放到数据总线DB上，成为dataM，经T_L时间，MEM端的clkM和dataM传送至CPU端，成为clkC和dataC，在clkC的上升沿把dataC锁存到memC[MAC]。

其优点在于：