[发明专利]一种提高MOS器件性能的结构设计

说明书

本发明提供了一种纳米工艺下提高有源器件性能的设计方法，该方法设计条形衬底（B）并将之位于NMOS器件漏端（D）一侧，与D端相隔的距离为所采用工艺的设计规则最小值。该方法设计条形衬底（B）并将之位于PMOS器件源端（S）一侧，与S端相隔的距离为所采用工艺的设计规则最小值。这种有源器件结构可以提高NMOS器件性能，也不会削弱PMOS器件性能,同时不会增加额外的面积。随着工艺节点的降低，STI应力对器件性能的影响越来越显著，此结构器件在更小的工艺节点上对提高器件性能有着很大的提高。

技术领域

本发明涉及集成电路领域，尤其涉及提高性能的器件结构设计。

背景技术

在集成电路工艺中，当晶体管的特征尺寸缩小到90nm以下，集成电路制造进入纳米工艺阶段，其与微米和亚微米工艺有着明显的区别，比如从65nm技术节点开始，应力工程成为半导体制造厂用来改进器件性能的主要解决方法。换句话说，应力对器件特性的影响已经变得无法再忽略。事实上，一种本征应力源，浅槽隔离区STI（Shallow TrenchIsolation），对器件的应力作用越来越显著，逐渐成为限制器件性能提高的主要因素之一。

研究表明，对于NMOS器件，随着浅槽隔离区在沟道长度方向产生的对器件的应力增加，沟道载流子迁移率降低，饱和电流减小，因此降低浅槽隔离区对NMOS器件的应力能显著提高器件性能。而对于PMOS器件，随着浅槽隔离区在沟道长度方向产生的对器件的应力增加，沟道载流子迁移率反而增大，饱和电流随之增大，因此提高浅槽隔离区对PMOS器件的应力能显著提高器件性能。

研究表明，浅槽隔离区STI在器件沟道长度方向上产生的应力与STI区域的宽度成正比的关系，STI区域宽度越大，所产生的对器件的应力就越大，STI应力能降低NMOS器件的性能而提高PMOS器件的性能。

图1为现有器件结构的一种示意图，在此结构中器件沟道方向上的STI宽度与器件尺寸相比近似无穷大。此种结构对有源器件的应力最大，因此，对于NMOS器件，其驱动性能最差。而对于PMOS器件，其驱动性能很好，但由于衬底端（B）很远，器件占用版图面积很大，也不符合实际电路中的情况。

图2为另一种器件结构，此结构采用环状衬底，限制了浅槽隔离区的宽度，其不足之处为，对于NMOS器件，虽然提高了性能，但由于环状衬底要加P+扩散区还有接触孔，对每个器件来说都占用了很大的面积。而对于PMOS器件，不仅削弱了器件的性能，也占用了很大的面积。

根据我们的实验表明：在纳米工艺下，NMOS的Idsat对D端STI应力更为敏感，即D端STI产生的应力对NMOS产生了绝大部分的影响，使其Idsat降低得更多，而S端STI应力对NMOS的Idsat的影响则很小，如图3-5所示。

图3表示NMOS的栅到源端STI（SA）和漏端STI（SB）的距离同时变化时，其Idsat的改变。从图中看出，随着SA和SB同时减小，Idsat降低了大约18%。图4表示当SA距离固定，逐渐改变SB的大小时，其Idsat的改变。从图中看出，随着SB逐渐减小，Idsat降低了大约12%。图5表示当SB距离固定，逐渐SA的大小时，其Idsat的改变。从图中看出，随着SA逐渐减小，Idsat降低了大约3%。因此，对NMOS而言，D端的STI影响力占主要作用。

和NMOS的情况相同，PMOS的Idsat也主要受到D端STI应力的影响，而S端STI应力对PMOS的Idsat的影响则很小。

基于此结论，为了提高NMOS性能，又尽量节约面积，且不削弱PMOS的性能，我们提出了以下器件结构。

发明内容

本发明提供了一种提高有源器件性能且节约器件面积的设计方法。

本发明提供的设计方法所设计的NMOS器件结构为，衬底（B）为条形结构，并将之位于NMOS器件漏端（D）一侧。