[发明专利]半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，通过在第一侧墙的侧壁以及第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙，从而可以避免金属栅极叠层结构到源/漏区间的缺陷穿通问题，避免栅极到源/漏区的漏电，通过第二侧墙和第一侧墙的厚度叠加，可以增加栅极到源/漏区之间的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

在45nm技术节点及以上的MOS晶体管工艺中，一般都是采用二氧化硅作为栅氧化层，采用多晶硅作为栅极材料。随着半导体器件几何尺寸的进一步缩小，栅氧化层厚度也随着减小，这将带来越来越高的栅漏电流。在32nm 技术节点及以下，已经大规模地采用高K介质/金属栅（HKMG）结构来代替栅氧化层/多晶硅栅极结构作为解决方案，由此减轻多晶硅栅极结构的耗尽效应（即掺杂剂从多晶硅栅极结构扩散），并控制泄漏电流，从而确保高度集成的半导体器件的电性能。现有的高K介质/金属栅极（HKMG）结构通常由“替代栅极”工艺形成，即在栅氧化层/多晶硅伪栅极结构的位置，以高K介质/金属栅极结构替换。这种替代栅极工艺中，高K介质/金属栅极结构底部和源/漏区之间很容易存在损伤缺陷，甚至空洞缺陷，造成栅极漏电，甚至器件失效。

发明内容

本发明的目的在于一种半导体器件及其制造方法，能够避免去除伪栅的刻蚀工艺造成源/漏区和栅极间的穿通，避免栅极到源/漏区的漏电，提高器件的可靠性。

为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；

以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀，以形成伪栅极；

在所述伪栅极的侧壁上形成第一侧墙；

以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；

在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙；

至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；

在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。

可选的，所述第二侧墙的厚度不大于所述第一侧墙的厚度。

可选的，所述第一侧墙的厚度为2nm~8nm，所述第二侧墙的厚度为2nm~6nm。

可选的，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。

可选的，在形成第二侧墙之后或者形成所述金属栅电极层之后，对所述第二侧墙外侧的半导体衬底进行源/漏区离子注入，以形成源/漏区；或者，先对所述第二侧墙外侧的半导体衬底进行刻蚀，以形成源/漏沟槽，然后在所述源/漏沟槽中进行源/漏区半导体材料外延生长，以形成源/漏区。

可选的，在所述半导体衬底上形成伪栅极层之前，还在所述半导体衬底表面上形成伪栅介质层；

以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，刻蚀所述伪栅极层至所述伪栅介质层表面或所述伪栅介质层中，或者刻蚀所述伪栅极层以及所述伪栅介质层至所述半导体衬底表面；

至少去除所述第二侧墙所围区域中的伪栅极时，还去除所述伪栅介质层。

可选的，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，形成的所述伪栅极层覆盖在所述多个鳍片和器件隔离结构上方；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，在所述多个鳍片的表面上以及相邻鳍片之间的器件隔离结构的表面上剩余的伪栅极层连为一体，形成所述伪栅极。