[发明专利]一种控制芯片位错的方法

说明书

本发明属于芯片封装领域，并公开了一种控制芯片位错的方法。该方法包括：(a)将待处理芯片的基圆划分为核心区、过渡区和边缘区，其中，核心区是以待处理芯片的基圆的圆心为中心，直径为d1的圆形区域，过渡区是核心区外的圆环区域，且介于核心区和边缘区之间；(b)将待处理芯片置于惰性保护气体中，并分别加热核心区和边缘区，然后将待处理芯片退火，其中，核心区的加热温度高于边缘区，使得核心区的空位和氧间隙原子扩散，以及位错滑移至边缘区，从而完成待处理芯片的处理。通过本发明，有效控制芯片基圆的位错分布，提高芯片基圆高质量区域面积占比，提高芯片成品率和使用性能，降低生产成本。

技术领域

本发明属于芯片封装领域，更具体地，涉及一种控制芯片位错的方法。

背景技术

位错是晶体中一种十分常见的缺陷，其本质上是晶体晶格点阵的失序排列，完美晶体中原子点阵呈周期性的长程有序排列，而具有位错的晶体其点阵周期性排列被位错中断；晶体中的位错密度通常较高，对晶体材料性能具有很大的影响，研究表明，芯片等半导体晶体器件中的位错造成的晶格畸变是散射载流子的中心，对载流子产生严重的散射效应，高密度的位错极大影响芯片中载流子的迁移速率，而且半导体中的位错形成深能级，使电子-空穴复合发生，降低载流子数量，使芯片等光电性能下降。因此，通过不同的方法控制芯片中的位错密度非常具有意义。

由于生长工艺等原因，芯片晶体中或多或少会存在位错，并且已经产生的位错在外部条件热激发作用下易发生增殖，继而使位错密度迅速升高，晶体中含有杂质原子时，在杂质原子附近形成应力集中，或者芯片基圆生长过程中工艺参数的波动和工艺过程的转换都会在晶体中产生不均匀的结构从而形成很大应力，晶体体系通过产生位错等塑性形变的方式释放内部应力，控制芯片体系的应力释放过程，就可以有效控制芯片中的位错密度；现有的芯片基圆生长技术中，都是对整个芯片基圆进行统一而不加区分的温度场布置，这种方式使位错可以分布在整个芯片基圆区域，芯片的质量不够高，在将基圆封装为芯片时，由于整个基圆体系内部都分布有位错，通过切割和封装成的芯片的使用性能受到很大的影响，极大降低了芯片的功能和使用寿命，增加了芯片封装的成本。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种控制芯片位错的方法，通过对芯片基圆进行分区，使芯片基圆的不同区域处于不同的热场条件，由此解决位错分布在整个芯片中致芯片质量差的技术问题。

为实现上述目的，按照本发明，提供了一种控制芯片位错的方法，其特征在于，该方法包括下列步骤：

(a)将待处理芯片的基圆划分为核心区、过渡区和边缘区，其中，所述核心区是以所述待处理芯片的基圆圆心为中心的区域，所述过渡区包围在所述核心区外，且介于所述核心区和所述边缘区之间；

(b)分别加热所述核心区和边缘区，然后将所述待处理芯片退火，其中，所述核心区的加热温度高于所述边缘区使得产生位错的空位和氧的间隙原子扩散至所述边缘区，从而完成所述待处理芯片的处理。

进一步优选地，在步骤(a)中，所述核心区是与所述待处理芯片的基圆同心的直径为d1的圆形区域，所述待处理芯片的基圆直径为D，所述过渡区是与所述基圆同心，直径为d2的圆减去所述核心区的圆环区域，d1与直径D的关系按照表达式(1)进行，d2与直径D的关系按照表达式(2)进行，

d1＝0.9～0.95D (1)

d2＝0.92～0.96D (2)。

进一步优选地，在步骤(b)中，所述核心区加热的温度为1100℃～1300℃，加热时间为30s～2min。

进一步优选地，，在步骤(b)中，所述边缘区的加热温度为450℃～650℃，且加热时间与所述核心区相同。

进一步优选地，在步骤(b)中，所述退火温度优选采用450℃～650℃，时间为2h～4h。