[发明专利]一种应用于闪存的基于等差校验矩阵的LDPC码译码器

说明书

本发明公开了一种属于非易失性存储器中的纠错编码领域的LDPC码译码器。本发明根据NAND闪存纠错编码所需求的译码器码率高、吞吐率高的特点，基于等差准循环LDPC码的校验矩阵，采取了按列分组的最小和译码算法。本发明的有益效果为：基于等差准循环LDPC码的校验矩阵的性质，通过避免桶形移位器的使用，降低了译码器的面积；通过增加等差准循环LDPC码子矩阵的维度，提高了译码器的吞吐率；通过本译码器对1‑bit硬信息软译码和2‑bit软信息软译码的兼容使用，降低了闪存的平均读写次数，提高了闪存的使用寿命。

技术领域

本发明属于非易失性存储器中的纠错编码技术领域，特别涉及一种应用于闪存纠错领域的低硬件面积、高通过率的等差准循环LDPC码译码器。

背景技术

目前，NAND闪存的重点应用领域已经从桌面端向移动端大幅度倾斜，例如手机、平板、u盘和固态硬盘等。NAND闪存的一个重要的发展趋势是 TLC(Trinary-Level Cell)技术的发展。最早的NAND闪存使用的是SLC(Single-Level Cell)技术，即在每个存储单元中存储1-bit信息。随着移动设备的发展所带来的对存储容量需求的不断提高，MLC(Multi-Level Cell)技术应运而生，实现了在每个存储单元中存储2-bit信息的功能。目前，市场上最受广泛应用的是TLC技术，即在每个存储单元中存储3-bit信息。相比于SLC和MLC， TLC有着存储容量更大的优点。然而，由于TLC中相邻电压的间隔变得更小，随之而来的是源误码率更高的缺点。因此，设计可靠的纠错编码技术，尤其是 LDPC码的纠错编码技术，是一个刻不容缓的任务，并将成为新一代闪存应用的关键技术。

NAND闪存的另一个重要的发展趋势是其芯片读写速度的急剧提升。传统的NAND闪存采用的是标准NAND闪存接口的独立存储芯片，与之相比较， eMMC(Embedded MultiMedia Card)和UFS(Universal Flash Storage)标准的存储芯片是将NAND闪存和相对应的控制器集成封装成一体。这样的封装方式不仅节省了空间，还减轻了主机处理器对NAND闪存在坏块管理、错误纠正、磨损均衡和垃圾回收等管理方面的负担。UFS2.0单通道理论传输速度可达到600MB/s，如果是双通道可提高至1200MB/s，是eMMC5.0(400MB/s)的3倍。三星、东芝、闪迪、海力士等公司均在近年来扩大了UFS2.0标准的存储芯片的生产，与此同时还投入了对UFS2.1标准的存储芯片的量产，进一步提升了芯片的读写速度。因此，设计高吞吐率的LDPC解码器，也是掌握新一代闪存纠错技术的重中之重。

准循环LDPC码由于其校验矩阵的规则结构，为工业界的标准所普遍采纳。目前，应用于闪存纠错的准循环LDPC码均为高码率(0.86～0.94)的LDPC码。由于高码率的限制，许多译码器通常采用按列分组的最小和译码算法，每次对校验矩阵中的一列进行操作。然而，对于一般的准循环LDPC码，在采取按列分组的最小和译码算法时，均需要采用较大的桶形移位器，以确保前后两列的变量节点可以对齐。大维度桶形移位器的使用，占据了整个译码器相当大比重的一部分硬件面积(占20％～25％)。此外，在采取按列分组的最小和译码算法时，准循环 LDPC码子矩阵的维度即为其译码并行度。当采用的准循环LDPC码的子矩阵维度扩大时，桶形移位器的规模成倍扩大，使得准循环LDPC码译码器的吞吐率遭受到了严重的制约。

发明内容

发明目的：本发明针对目前LDPC码译码器的缺陷，公开了一种低硬件面积、高吞吐率的LDPC码译码器。特别地，本译码器适用但不局限于闪存纠错领域。

技术方案：一种应用于闪存的基于等差校验矩阵的LDPC码译码器，包括输入数据存储器、变量节点单元、校验节点单元、定偏移移位器、选择器、寄存器、存储器、输出数据存储器和符号存储器；