[发明专利]应用于F2F解码芯片中的片上时钟校准方法和装置

权利要求书

1.一种应用于F2F解码芯片中的片上时钟校准方法，其特征在于，包括如下步骤：

MCU(Microprogrammed Control Unit，微程序控制器)从非易失型内存中回读默认时钟校准值，并传递给时钟校准电路，控制时钟校准电路打开；

所述时钟校准电路在所述MCU的控制下，在环振电路的配合下，进行时钟校准；

将确认时钟校准值作为默认时钟校准值写入到非易失型内存中，并关闭时钟校准计算；

当F2F解码芯片上电时，回读所述默认时钟校准值，并对F2F解码芯片输出准确的时钟；

其中，所述时钟校准，包括如下步骤：

MCU启动时钟校准计算，时钟校准电路测试环振电路的时钟频率偏差并确认时钟校准值；

所述时钟校准电路打开后用环振电路产生环振时钟clk_osc去采样外部输入的基准时钟 clk_ref进行时钟校准；

校准控制可以是通过时钟校准电路产生的7bit校准控制字输出给所述环振电路，所述环振电路按照校准控制字对应控制环形时钟的驱动电流大小来调整环振时钟clk_osc的时钟频率；

对于时钟校准字adj_val[6:0]的每个比特(bit) bit[n]的计算方式一致，其中n=0，1，2，3，4，5，6；用环振时钟clk_osc对基准时钟clk_ref信号的高电平进行计数，计数值adj_cnt与基准值REF_VAL进入比较器COMP进行比较，会出现以下结果：

adj_cntREF_VAL时，bit[n]置为1，否则保持该bit值不变；

adj_cntREF_VAL时，bit[n]置为0，否则保持该bit值不变；

adj_cnt＝REF_VAL时，则结束时钟校准过程；

空闲状态时，不执行时钟校准操作，为电路上电默认状态，当输入的校准使能信号有效时，进入等待状态；

等待状态时，时钟校准电路已经进入校准流程，正在等待基准时钟的时钟输入，基准时钟是通过芯片管脚持续输入的“高电平时长31250ns，低电平时长500ns”的方波，当基准时钟上升沿有效时，进入采样状态；

采样状态时，时钟校准电路输入的基准时钟clk_ref始终处于高电平，校准计数器adj_cnt用环振电路产生的待校准环振时钟clk_osc进行计数，当基准时钟下降沿有效时，进入校准值计算状态；

校准值计算状态时，时钟校准电路输入的基准时钟clk_ref始终处于低电平，校准值比特计数器bit_cnt用环振电路产生的待校准环振时钟clk_osc进行计数，每次执行减1操作后判断校准完成信号是否有效；

校准完成信号无效时，进入等待状态进行校准值下一比特校准；

校准完成信号有效时，表明校准值全部比特完成校准，回到空闲状态。

2.根据权利要求1所述的片上时钟校准方法，其特征在于，所述从非易失型内存中回读默认时钟校准值并控制时钟校准电路打开，包括如下步骤：

在F2F解码芯片上设置至少一非易失型内存，所述非易失型内存用于所述芯片的默认时钟校准值；

完成芯片上电后的初始化；

默认时钟校准值回读；

MCU通过内部总线接口传递给时钟校准电路，控制时钟校准电路打开。

3.根据权利要求1所述的片上时钟校准方法，其特征在于，校准值计算包括如下步骤：

环振电路产生环振时钟clk_osc为9.216MHz，基准时钟clk_ref的高电平时长31250ns，因此在时钟校准计算流程中提到的采样状态下，即基准时钟clk_ref的高电平期间，使用环振时钟clk_osc进 行计数adj_cnt，其理想计数结果REF_VAL为288，因此：

1)实际计数值adj_cntREF_VAL时，说明环振时钟频率低于9.216MHz，需要提高clk_osc的时钟频率；

2)实际计数值adj_cntREF_VAL时，说明环振时钟频率高于9.216MHz，需要降低clk_osc的时钟频率。

4.根据权利要求1所述的片上时钟校准方法，其特征在于，所述环振电路包括奇数首尾相连的反相器，产生自激振荡，并利用门电路器件的固有延迟产生的时钟频率，其驱动电流越大，产生的时钟频率越快。