[发明专利]地址译码器电路

说明书

一种地址译码器电路，包括：多个位线驱动组；所述位线驱动组分别通过对应的电源开关与预设的供电电源耦接，并通过对应的地线开关与预设的地线耦接，且所述位线驱动组还分别与共用电源逻辑电路和共用地线逻辑电路耦接；控制单元，与所述电源开关和所述地线开关分别耦接，适于控制所述电源开关及所述地线开关在对应的位线驱动组处于选中状态时开启，以将对应的位线驱动组分别与所述供电电源和所述地线耦接；所述共用电源逻辑电路和共用地线逻辑电路，始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息置零。上述的方案，可以简易地实现译码器电路中的漏电流控制，节省地址译码器电路的版图面积。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种地址译码器电路。

背景技术

随着深亚微米工艺的发展，晶体管中的漏电流控制在待机电流中占据了重要位置，尤其是在高温环境下。现有技术中的地址译码器电路中，使用数量众多的电路单元，产生了较大的待机功耗。

为了降低地址译码器电路中的待机功耗，需要对地址译码器中的漏电流进行控制。

但是，现有地址译码器的漏电流控制方式，存在着操作复杂且占用版图面积较大的问题。

发明内容

本发明实施例要解决的技术问题是如何简易地实现译码器电路中的漏电流控制，节省地址译码器电路的版图面积。

为了解决上述问题，本发明实施例提供了一种地址译码器电路，包括：多个位线驱动组；所述位线驱动组分别通过对应的电源开关与预设的供电电源耦接，并通过对应的地线开关与预设的地线耦接，且所述位线驱动组还分别与共用电源逻辑电路和共用地线逻辑电路耦接；控制单元，与所述电源开关和所述地线开关分别耦接，适于控制所述电源开关及所述地线开关在对应的位线驱动组处于选中状态时开启，以将对应的位线驱动组分别与所述供电电源和所述地线耦接；所述共用电源逻辑电路和共用地线逻辑电路，始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息置零。

可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组中的存储信息置零。

可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组由浮空状态置零。

可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组中的存储信息置零。

可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组由浮空状态置零。

可选地，所述地址译码器电路为X译码器。

可选地，所述位线驱动组包括第一PMOS管至第四PMOS管、第一NMOS 管至第三NMOS管、第一与门逻辑电路、第二与门逻辑电路、反相器和缓冲器；所述第一PMOS管的栅端与第一NMOS管的栅端耦接，源端与所述电源开关耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接；所述第一 NMOS管的源端与地线耦接；所述第二PMOS管的栅端与所述反相器的输出端耦接，所述第二PMOS管的漏端分别与所述第一PMOS管和所述第一NMOS管的栅端以及第三PMOS管的漏端和第二NMOS管的漏端耦接；所述第二NMOS 管的栅端与所述第三PMOS管的栅端均与所述第一与门逻辑电路的输出端以及所述反相器的输入端耦接，所述第三PMOS管的源端与第一供电电源耦接；所述第四PMOS管源端与所述第一供电电源耦接，所述第四PMOS管的栅端与所述第三NMOS管的栅端分别与所述缓冲器的输出端耦接，所述第四PMOS管的漏端与所述第三NMOS管的漏端耦接，所述第三NMOS管的源端通过所述地线开关与地线耦接；所述缓冲器的输入端与所述第二与门逻辑电路的输出端耦接，所述缓冲器的电源输入端和所述第二与门逻辑电路的电源输入端分别与所述第一供电电源耦接。