[发明专利]地址译码器电路

权利要求书

1.一种地址译码器电路，其特征在于，包括：多个位线驱动组；

所述位线驱动组分别通过对应的电源开关与预设的供电电源耦接，并通过对应的地线开关与预设的地线耦接，且所述位线驱动组还分别与共用电源逻辑电路和共用地线逻辑电路耦接；

控制单元，与所述电源开关和所述地线开关分别耦接，适于控制所述电源开关及所述地线开关在对应的位线驱动组处于选中状态时开启，以将对应的位线驱动组分别与所述供电电源和所述地线耦接；

所述共用电源逻辑电路和共用地线逻辑电路，始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息置零；

所述地址译码器电路为X译码器；

所述位线驱动组包括第一PMOS管至第四PMOS管、第一NMOS管至第三NMOS管、第一与门逻辑电路、第二与门逻辑电路、反相器和缓冲器；

所述第一PMOS管的栅端与第一NMOS管的栅端耦接，源端与所述电源开关耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接；所述第一NMOS管的源端与地线耦接；

所述第二PMOS管的栅端与所述反相器的输出端耦接，所述第二PMOS管的漏端分别与所述第一PMOS管和所述第一NMOS管的栅端以及第三PMOS管的漏端和第二NMOS管的漏端耦接；

所述第二NMOS管的栅端与所述第三PMOS管的栅端均与所述第一与门逻辑电路的输出端以及所述反相器的输入端耦接，所述第三PMOS管的源端与第一供电电源耦接；

所述第四PMOS管源端与所述第一供电电源耦接，所述第四PMOS管的栅端与所述第三NMOS管的栅端分别与所述缓冲器的输出端耦接，所述第四PMOS管的漏端与所述第三NMOS管的漏端耦接，所述第三NMOS管的源端通过所述地线开关与地线耦接；

所述缓冲器的输入端与所述第二与门逻辑电路的输出端耦接，所述缓冲器的电源输入端和所述第二与门逻辑电路的电源输入端分别与所述第一供电电源耦接；

所述电源开关包括第五PMOS管；

所述第五PMOS管的栅端与对应的位线驱动组的地址选择信号耦接，所述第五PMOS管的源端与第二供电电源耦接，所述第五PMOS管的漏端与所述第一PMOS管的源端耦接；

所述地线开关包括第四NMOS管；

所述第四NMOS管的栅端与预设的地线选择信号耦接，所述第四NMOS管的漏端与所述第三NMOS管的源端耦接，所述第四NMOS管的源端与所述地线耦接。

2.根据权利要求1所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组中的存储信息置零。

3.根据权利要求2所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组由浮空状态置零。

4.根据权利要求1所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组中的存储信息置零。

5.根据权利要求4所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组由浮空状态置零。

6.一种存储阵列，其特征在于，包括权利要求1-5任一项所述的地址译码器电路。