[发明专利]半导体器件

说明书

本发明公开了一种无需降低半导体器件的布线性便可强化电源类布线的方法。在同一布线层上平行地形成3条布线，其中的中央布线比外侧布线短时，则可利用中央布线的延长线上留出的空区域来形成与外侧布线一体形成的突出部。在将外侧布线用作电源类布线时，通过追加突出部便可强化电源类布线。此时，由于突出部是配置在空区域上的，所以不会降低布线性。

本发明申请是申请日为2013年2月20日、申请号为201310059385.4、发明名称为“半导体器件”的发明申请的分案申请。

技术领域

本发明适用于如内置了SRAM(Static Random Access Memory：静态随机存取存储器)的半导体器件。

背景技术

随着半导体器件的细微化，将使半导体器件越来越难于满足电源电压的降低及电源EM(electro migration：电迁移)等基准。应对半导体器件细微化的方法已知的有追加电源端子及追加电源过孔的方法，但是这两种方法都有可能降低半导体器件的布线性。

在专利文献1(日本特开2001－36049号公报)中，公开了与上述有关的半导体存储器件的技术。所述半导体存储器件具有多个MIS晶体管、主位线、副位线、第1开关元件、第1源极线、第2源极线以及字线等。其中，多个MIS晶体管分别具有浮栅及控制栅、源极以及漏极。在多个MIS晶体管的多个组的每一个上设置有副位线。第1开关元件选择性地将副位线连接到主位线上。第1源极线共同连接于多个组中的多个MIS晶体管的源极上。第2源极线共同连接于没被第1源极线连接的组中的多个MIS晶体管的源极上。字线将一个组中的多个MIS晶体管的控制栅的一个与其他组中的多个MIS晶体管的控制栅的一个进行连接。与多个MIS晶体管的控制栅连接的字线具有第1布线和第2布线，其中，所述多个MIS晶体管的控制栅包括与第1源极线连接的源极。其中，第1布线由第1非金属导电体构成。第2布线配置在与由金属构成的第1布线不同的层上且与第1布线连接。与多个MIS晶体管的控制栅连接的字线包括第1层布线，其中，所述多个MIS晶体管的控制栅包括与第2源极线连接的源极。第1源极线及副位线由第2非金属导电体构成。第2源极线由金属构成。

专利文献2(日本特开2008－227130号公报)中公开了一种半导体集成电路的相关技术。所述半导体集成电路中配置有多个标准单元电路。所述半导体集成电路具有第1单元电源配线、第2单元电源配线、第1上层电源配线及第2上层电源配线。其中，第1单元电源配线沿着一个方向延伸，并向多个标准单元供给电流。第2单元电源配线与第1单元电源配线平行配置并向多个标准单元供给电流。第1上层电源配线配置在第1及第2单元电源配线的上层，且与第1及第2单元电源配线垂直配线，并经由过孔与第1单元电源配线连接。第2上层电源配线配置在第1及第2单元电源配线的上层，且与第1及第2单元电源配线垂直配线，并经由过孔与第2单元电源配线连接。在与第1上层电源配线重叠的区域且包括配置有连接第1单元电源配线和第1上层电源配线的过孔的区域中，第1单元电源配线具有比不与第1及第2上层电源配线重叠的区域的宽度更大的第1宽度。

专利文献3(日本特开2009－49034号公报)中公开了一种半导体器件的相关技术。所述半导体器件具有层间绝缘膜、下侧布线层、上侧布线层及导通孔。其中，下侧布线层配置在层间绝缘膜的下侧。上侧布线层配置在层间绝缘膜的上侧。导通孔贯通层间绝缘膜并将属于下侧布线层的配线和属于上侧布线层的配线进行电连接。所述半导体器件具有如下特征：即设有多条布线及接触区域。其中，所述多条布线在下侧布线层中沿着规定的方向延伸。接触区域至少由两条布线部分连接而形成，并与导通孔接触。位于多条布线中相互邻接的布线之间的第一层间绝缘膜上具有空穴。而位于接触区域中与导通孔的接触部分和与接触区域邻接的布线之间的第二层间绝缘膜则不存在空穴。