[发明专利]一种消除闪存编程干扰的电路

说明书

本发明公开了一种消除闪存编程干扰的电路，包括：电荷泵，用于产生驱动位线所需的电压；降压电路，用于将该电荷泵产生的高压转换为一较低电压的低压控制信号以控制开关电路；第一延迟单元，用于将许可信号EN延迟时间T1后输出以控制电压选择电路进行电压选择；第二延迟单元，用于将该第一延迟单元的输出延迟时间T2后输出；电平位移器，用于将该第二延迟单元的输出进行电平转换得到一高压控制信号以控制开关电路；开关电路，用于在降压电路输出的低压控制信号和该电平位移器输出的高压控制信号的控制下选择输出低压或高压；电压选择电路，用于在第一延迟单元的输出的控制下输出不同电压至Vinh端，本发明可避免编程串扰，提高传输效率。

技术领域

本发明涉及一种电路，特别是涉及一种消除闪存编程干扰的电路。

背景技术

图1为存储器阵列示意图，该存储器阵列包含多个存储段ArraySlice、多个隔离电路、高压译码电路、低压译码电路以及行译码电路(未示出)、列译码电路(未示出)，行译码输出之第一控制栅信号CG0i、第二控制栅信号CG1i、字线控制信号WLi连接至第i行存储段ArraySlice的行输入端，其中i＝0、1、2、……、(n-1)，n为存储器阵列的行数，高压译码电路的输出连接至第j列存储段ArraySlice的位线BL0j、BL1j、BL2j以及该列对应的隔离电路的输出端，其中i＝0、1、2、……、(m-1)，m为存储器阵列的列数，低压译码电路的输出连接至第j列存储段ArraySlice的对应的隔离电路的输入端(源端)TBL0j、TBL1j、TBL2j。

图2为存储段ArraySlice和隔离电路的示意图，存储段ArraySlice的衬底接地，第一控制栅信号CG0i连接至第i行存储段ArraySlice的第一控制栅极，第一控制栅信号CG1i连接至第i行存储段ArraySlice的第二控制栅极，字线控制信号WLi连接至第i行存储段ArraySlice的字线控制端，第一控制栅信号CG0i+1连接至第i+1行存储段ArraySlice的第一控制栅极，第一控制栅信号CG1i+1连接至第i+1行存储段ArraySlice的第二控制栅极，字线控制信号WLi+1连接至第i+1行存储段ArraySlice的字线控制端；位线BL0j连接第i行第j列存储段ArraySlice的左侧存储单元的漏端和第i+1行第j列存储段ArraySlice的左侧存储单元的源端，位线BL1j连接第i行第j列存储段ArraySlice的左侧存储单元的源端、第i+1行第j列存储段ArraySlice的左侧存储单元的漏端以及第i行第j列存储段ArraySlice的中间存储单元的源端、第i+1行第j列存储段ArraySlice的中间存储单元的漏端，位线BL2j+1连接第i行第j列存储段ArraySlice的中间存储单元的漏端、第i+1行第j列存储段ArraySlice的中间存储单元的源端以及第i行第j列存储段ArraySlice的右侧存储单元的漏端、第i+1行第j列存储段ArraySlice的右侧存储单元的源端，i为小于存储器阵列的行数n的偶数；为节省面积，隔离电路用存储单元实现，位线BL0j、BL1j、BL2j同时连接至该列对应的隔离电路的输出端(漏端)，隔离电路的输出端(漏端)TBL0j、TBL1j、TBL2j连接至低压译码电路的输出端；控制栅传输控制信号TCG连接至隔离电路的存储单元的第一和第二控制栅极，字线传输控制信号TWL连接至隔离电路的存储单元的字线控制端。

隔离电路按如下表1配置操作电压：

表1隔离电路操作电压