[发明专利]存储器件

权利要求书

1.一种半导体器件，包括：

具有杂质区的衬底，所述衬底和所述杂质区具有不同的杂质特性；

在所述衬底上交替的第一层间绝缘层和栅电极层的堆叠；

在所述堆叠上形成的至少一个第二层间绝缘层；

在所述第二层间绝缘层上形成的多个位线；

穿过所述堆叠并与所述衬底的除所述杂质区之外的部分接触的多个第一沟道结构，所述多个第一沟道结构电连接到所述多个位线中的相应位线；以及

穿过所述堆叠并与所述杂质区接触的多个第二沟道结构，所述多个第二沟道结构与所述多个位线电绝缘。

2.根据权利要求1所述的半导体器件，其中，所述衬底是P型衬底，并且所述杂质区是具有比所述P型衬底低的P型杂质浓度的P型杂质区。

3.根据权利要求1所述的半导体器件，其中，所述衬底是P型衬底，并且所述杂质区是N型杂质区。

4.根据权利要求1所述的半导体器件，还包括：

在所述衬底中形成的杂质阱；以及其中

所述杂质区形成在所述杂质阱中。

5.根据权利要求4所述的半导体器件，其中，所述衬底是P型衬底，所述杂质阱是P型杂质阱，并且所述杂质区是具有比所述P型衬底和所述P型杂质阱低的P型杂质浓度的P型杂质区。

6.根据权利要求4所述的半导体器件，其中，所述衬底是P型衬底，所述杂质阱是P型杂质阱，并且所述杂质区是N型杂质区。

7.根据权利要求1所述的半导体器件，其中，所述多个第一沟道结构穿过所述堆叠并且进入所述衬底中。

8.根据权利要求1所述的半导体器件，其中，所述多个第一沟道结构和所述多个第二沟道结构中的每一个包括与所述衬底接触的外延层。

9.根据权利要求8所述的半导体器件，其中，所述杂质区具有与所述外延层不同的杂质特性。

10.根据权利要求9所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是具有比所述P型外延层低的P型杂质浓度的P型杂质区。

11.根据权利要求9所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是N型杂质区。

12.根据权利要求9所述的半导体器件，其中，所述外延层包括碳，并且所述杂质区不包括碳。

13.根据权利要求1所述的半导体器件，其中，

所述衬底具有单元阵列区、接触区和外围区；

所述杂质区形成在所述接触区中；

所述外围区包括至少一个外围晶体管，所述外围晶体管具有源极区和漏极区；以及

所述杂质区的深度与所述源极区和所述漏极区的深度相同。

14.一种半导体器件，包括：

具有杂质区的衬底；

在所述衬底上交替的第一层间绝缘层和栅电极层的堆叠；

在所述堆叠上形成的至少一个第二层间绝缘层；

在所述第二层间绝缘层上形成的多个位线；以及

多个垂直沟道结构，其穿过所述堆叠并进入所述衬底中，所述多个垂直沟道结构均包括与所述衬底接触的外延层，并且所述杂质区具有与所述外延层不同的杂质特性，

其中，所述多个垂直沟道结构的一部分与所述多个位线电绝缘，并且包括与所述杂质区接触的外延层。

15.根据权利要求14所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是具有比所述P型外延层低的P型杂质浓度的P型杂质区。

16.根据权利要求14所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是N型杂质区。