[发明专利]半导体器件、制造方法以及存储器

说明书

本申请公开了一种半导体器件、制造方法以及存储器，涉及半导体技术领域。该器件包括：一条或多条位线BL；设置在BL上的两个选择栅SG、一条或多条字线WL、源极和漏极；其中，WL设置在两个SG之间，源极和漏极分别设置在两个SG外侧。该器件、方法以及存储器能够提高存储密度以及写入和擦除速度。

技术领域

本申请涉及半导体技术领域，特别涉及一种半导体器件、制造方法以及存储器。

背景技术

现有的存储器技术，如RRAM(Resistive Random Access Memory，阻变式存储器)，大都基于现有的后段工艺，而基于前段工艺的RRAM均采用NOR(Negative-OR，或非)型结构。例如，基于CMOS(Complementary Metal Oxide Semiconductor)鳍式场效应晶体管的或非型阻变式存储器等。

但是，这种NOR型的存储器使用热电子注入的写入方式，所以每一个栅极都需要一个漏极来提供电子来源，也就是说需要在每一个栅极两侧均分别设置源极、漏极和接触，从而导致存储密度低，且写入和擦除速度慢。

发明内容

本申请的发明人发现上述现有技术中存在的问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。

本申请的一个目的是提供一种半导体器件的技术方案，能够提高存储密度以及写入和擦除速度。

根据本申请的第一方面，提供了一种半导体器件，包括：一条或多条BL(Bit Line，位线)；设置在所述BL上的两个SG(Select Gate选择栅)、一条或多条WL(Word Line，字线)、源极和漏极；其中，所述WL设置在两个所述SG之间，所述源极和漏极分别设置在所述两个SG外侧。

可选的，分别设置于相邻的所述BL上的所述漏极在所述BL的延伸方向上的位置彼此错开。

可选的，该器件还包括：分别设置在所述源极、所述漏极和两个所述SG上的CT(Contact，接触)。

根据本申请的另一个方面，提供一种半导体器件的制造方法，包括：在基板上依次形成STI(Shallow trench isolation，浅沟槽隔离区)层、鳍层、电介质层和伪栅极层；在所述伪栅极层上限定WL的位置；在所述伪栅极层上，所述WL的位置的两侧分别限定两个SG的位置；在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极；在所述伪栅极层上形成两个所述SG和所述WL。

可选的，在所述源极和漏极上分别形成CT。

可选的，所述伪栅极层的材料为多晶硅，所述鳍层的材料为单晶硅、所述STI层的材料为SiO₂。

可选的，所述在所述伪栅极层上限定WL的位置包括：在所述伪栅极层上形成间隔相等的多个核；沉积隔离层，使得形成位于所述核之间的多个凹口，所述凹口的截面宽度与所述核的截面宽度相等；蚀刻所述隔离层，使得以暴露所述核以及所述伪栅极层能够暴露于所述隔离层之外；移除所述核，以形成间隔相等的多个隔离物，所述隔离物的位置限定所述WL的位置。

可选的，所述核的材料为无定形碳；所述隔离层的材料为硅氮化物或硅氧化物。

可选的，所述在所述伪栅极层上，所述WL的位置的两侧分别限定两个SG的位置包括：在所述隔离物所在区域的两侧分别形成掩膜，所述掩膜的位置分别限定两个所述SG的位置；按照所述WL和两个所述SG的位置，将所述伪栅极层蚀刻成相应的图案。

可选的，所述在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极包括：在所述鳍层上，两个所述SG的位置的外侧分别形成凹槽；在两个所述凹槽上分别形成所述源极和所述漏极。

可选的，所述源极和所述漏极的材料为在两个所述凹槽上沉积硅的磷化物或碳化硅以分别形成所述源极和所述漏极，且所述源极和所述漏极的高度与所述电介质层平齐。