[发明专利]方向性的图案化方法

说明书

技术领域

本公开实施例涉及光刻工艺，更特别涉及方向性的图案化工艺。

背景技术

集成电路技术朝更小的结构尺寸(如32纳米、28纳米、20纳米、或更小)持续发展，使集成电路设计的挑战更多。举例捱说，更小的结构尺寸需要缩小间距(集成电路结构的中心至中心的距离)以及关键尺寸(最小的可行尺寸，比如集成电路结构的宽度)。现有的光刻工艺分辨率(如光刻工艺所能解析的图案化的集成电路结构其细节)，会阻挡先进技术节点所需的较小结构尺寸。综上所述，虽然现有的光刻工艺一般可用于其发展目的，但无法适用于所有方面。

发明内容

本公开一实施例提供的半导体结构的形成方法，包括：形成图案化硬掩模层于晶片上，其中图案化的硬掩模层包含硬掩模结构；以及进行表面的方向性蚀刻工艺，以调整硬掩模结构的水平轮廓，其中表面的方向性蚀刻工艺相对于晶片的水平表面，将蚀刻品导向实质上水平的方向。

附图说明

图1是本公开多种实施例中，用以制作半导体装置的方向性图案化方法的流程图。

图2A至图4A与图2B至图4B是本公开多种实施例中，半导体装置于多种工艺阶段(比如对应图1的方法)中的部分示意图。

图5A至图7A与图5B至图7B是本公开多种实施例中，半导体装置于多种工艺阶段(比如对应图1的方法)中的部分示意图。

图8A至图10A与图8B至图10B是本公开多种实施例中，半导体装置于多种工艺阶段(比如对应图1的方法)中的部分示意图。

图11A至图14A与图11B至图14B是本公开多种实施例中，半导体装置于多种工艺阶段(比如对应图1的方法)中的部分示意图。

图15A至图17A与图15B至图17B是本公开多种实施例中，半导体装置于多种工艺阶段(比如对应图1的方法)中的部分示意图。

图18是本公开多种实施例中，用以制作半导体装置的另一方向性图案化方法的流程图。

图19A至图24A、图19B至图24B、与图19C至图24C是本公开多种实施例中，另一半导体装置于多种工艺阶段(比如对应图18的方法)中的部分示意图。

附图标记说明：

α、θ、ρ、Φ 角度

B-B、C-C 剖线

D1、D3 深度

E1、E2、E3 末端至末端空间

H1、H3 高度

L、L1、L2、L3 长度

W、W1、W2、W3 宽度

10、400 方法

15、20、25、410、420、430、440、450 步骤

50、100、150、200、300、500 半导体装置

55 晶片

60、105、160、235、330 图案化的硬掩模层

65A、65B、65C、65D、65E、65F、165A、165B、240、240’、335 开口

70、70’、72、72’、530、532、534、536 侧壁

80 水平表面

90A、90B、90C、90D、90E、90F、225、525 沟槽

110A、110B、190A、190B 线路

115、115’ 边缘

170 集成电路轮廓

172、175A、175B、175A’、175B’、192 线路末端

205 多层内连线结构

210、320 层间介电层

220、260 导电线路

250 通孔开口

265 导电通孔

310、315 集成电路结构

335’ 斜向开口

350 斜向内连线

510 基板

520 图案化的材料层

538 底部

539 表面

540 硬掩模层

540A 注入的硬掩模层

550 方向性的注入工艺

555 侧壁掩模

具体实施方式