[发明专利]半导体器件的制造方法及衬底处理装置

说明书

本发明涉及半导体器件的制造方法及衬底处理装置。即便对于三维结构的闪存而言，也能形成特性良好的半导体器件。包括：将衬底搬入的工序，衬底具有：层叠膜，层叠膜具有绝缘膜和牺牲膜；在层叠膜中形成的沟道孔穴；在沟道孔穴内的表面上设置的电荷俘获膜；在电荷俘获膜的表面上设置的第一沟道膜；和在沟道孔穴的底部露出的公共源极线路；接收沟道孔穴的孔径的分布信息的工序，及以基于分布信息而对孔径的分布进行修正的方式，向衬底的中心侧和外周侧分别供给第一处理气体和第二处理气体，从而在所述第一沟道膜表面上形成第二沟道膜的工序。

技术领域

本发明涉及半导体器件的制造方法、程序及衬底处理装置。

背景技术

近年来，半导体器件有高度集成化的倾向。作为实现该高度集成化的方法之一，提出了将电极等三维地排列的三维结构。这样的半导体器件例如在专利文献1中公开。

专利文献1：日本特开2015-50466

发明内容

发明要解决的问题

在形成闪存的三维结构的过程中，需要交替层叠绝缘膜和牺牲膜。但是，由于绝缘膜和牺牲膜的热膨胀系数的差异等理由，有可能对硅晶片施加应力、在形成的过程中层叠膜发生破坏。这样的现象有可能导致半导体器件的特性降低。

因此，本发明的目的在于，提供一种即便对于三维结构的闪存而言，也能形成特性良好的半导体器件的技术。

用于解决问题的手段

根据本公开，提供一种技术，该技术包括下述工序：

将衬底搬入的工序，所述衬底具有：层叠膜，所述层叠膜具有绝缘膜和牺牲膜；在层叠膜中形成的沟道孔穴；在沟道孔穴内的表面上设置的电荷俘获膜；在电荷俘获膜的表面上设置的第一沟道膜；和在沟道孔穴的底部露出的公共源极线路，

接收沟道孔穴的孔径的分布信息的工序，

以基于分布信息而对孔径的分布进行修正的方式，向衬底的中心侧和外周侧分别供给第一处理气体和第二处理气体，从而在所述第一沟道膜表面上形成第二沟道膜的工序。

发明效果

根据本发明涉及的技术，可提供一种即便对于三维结构的闪存而言，也能形成特性良好的半导体器件的技术。

附图说明

[图1]为说明第一实施方式涉及的半导体器件的制造流程的说明图。

[图2]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图3]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图4]为说明第一实施方式涉及的半导体器件的制造流程的说明图。

[图5]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图6]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图7]为第一实施方式涉及的沟道孔穴的孔径的分布例。

[图8]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图9]为说明第一实施方式涉及的衬底处理装置的说明图。

[图10]为说明第一实施方式涉及的衬底处理装置的说明图。

[图11]为说明第一实施方式涉及的衬底处理装置的说明图。

[图12]为说明第一实施方式涉及的衬底处理装置的说明图。

[图13]为说明第一实施方式涉及的半导体器件的制造流程的说明图。