[发明专利]硬化存储元件

说明书

本申请要求于2016年8月31日提交的第16/58080号法国专利申请的优先权权益，其内容在法律允许的最大程度上通过引用以其全文合并于此。

技术领域

本公开涉及一种电子电路，并且更具体地涉及一种针对随机逻辑事件硬化的存储元件。

背景技术

存储元件例如由触发器形成，该存储元件包括在两个节点之间首尾耦合的两个CMOS反相器。这种类型的存储元件的状态可能由随机逻辑事件(例如，由在存储元件的节点之一中引起电流峰值的辐射)进行修改，该随机逻辑事件可以引起逻辑错误。

本申请人的美国专利7109541描述了一种使能够制作存储元件的装置，该存储元件包括针对随机逻辑事件更稳健的CMOS反相器。图1(其对应于美国专利7109541的图4)是该装置的电路图。此装置包括在两个节点4与5之间首尾耦合的两个CMOS反相器1和2，以及两个在节点4与5之间串联连接的电容器7和8。这两个电容器的连接点形成节点，该节点通过寄生电容9不可避免地电容耦合至地。

电容器7、8和9的存在使得节点4和5是电容式的。因此，当电流峰值出现在节点4或5上时，此峰值强烈衰减。通过在电路的使用背景中将可能施加至该电路的电流峰值考虑在内来选择电容7和8。出现显著峰值的风险越大，用于将其衰减至小于存储元件的状态切换阈值的值所需要的电容越强。

发明内容

实施例提供了一种针对随机逻辑事件更稳健的电路，该电路不要求使用强电容。

实施例提供了这样一种电路，该电路具有与非硬化电路的表面面积接近的表面面积。

因此，实施例提供了一种存储元件，该存储元件包括在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。

根据实施例，该晶体管的漏极和源极互连。

根据实施例，连接作为电容器的该晶体管包括四个并联连接的第一晶体管。

根据实施例，这四个第一晶体管中的两个晶体管是N沟道晶体管，与反相器的N沟道晶体管完全相同，并且两个其他第一晶体管是P沟道晶体管，与反相器的P沟道晶体管完全相同。

根据实施例，这些第一N沟道晶体管之一以及这些第一P沟道晶体管之一使其栅极连接到第一反相器的输入端并且使其漏极/源极连接到其输出端，并且两个其他第一晶体管使其栅极连接到第二反相器的输入端并且使其漏极/源极连接到其输出端。

根据实施例，这些反相器之一是钟控反相器。

根据实施例，存储元件包括：衬底，该衬底具有针对每个反相器的P型有源区域和N型有源区域；四个第一晶体管，各自形成在这些有源区域之一中；四个第二晶体管——两个N沟道晶体管和两个P沟道晶体管，对应于这两个CMOS反相器的这些晶体管，各自形成在不同的有源区域中并且通过其漏极连接到形成在此区域上的该第一晶体管的漏极和源极；两个导电条带，各自形成并连接有源P型区域和有源N型区域的这些第一晶体管和这些第二晶体管的栅极；以及两个金属喷镀，各自连接：通过导电条带连接的四个晶体管的漏极；来自这四个晶体管当中的一个P沟道晶体管和一个N沟道晶体管的源极；以及连接这四个其他晶体管的栅极的该导电条带。

前述和其他特征和优点将结合附图在具体实施例的以下非限制性描述中详细讨论。

附图说明

图1如之前所述是抗辐射存储元件的电路图；

图2示出了存储元件的电路图；

图3是图2的存储元件的一部分的布局的顶视图；

图4示出了硬化存储元件的实施例的详细电路图；

图5A、图5B和图5C是电流和电压时序图；

图6进一步详细示出了硬化存储元件的实施例；并且

图7是图6的硬化存储元件的一部分的布局的顶视图。

具体实施方式

相同元件在各个附图中以相同的参考号标示，并且进一步地，展示布局的附图并不按比例绘制。为清楚起见，仅示出并详述对于理解所描述的实施例有用的那些步骤和元件。

在时序图中，电压值以毫伏给出，电流值以微安给出，并且时间以纳秒给出。

图2是存储元件的电路图，包括在两个节点之间首尾耦合的两个CMOS反相器10和11。

反相器10包括P沟道晶体管12和N沟道晶体管13。高供电电源Vdd连接到晶体管12的源极。晶体管12的漏极连接到晶体管13的漏极，形成反相器10的输出节点。晶体管13的源极连接到低供电电源GND。晶体管12和13的栅极互连并且形成反相器10的输入节点。