[发明专利]硬化存储元件在审
| 申请号： | 201710158150.9 | 申请日： | 2017-03-16 |
| 公开（公告）号： | CN107785047A | 公开（公告）日： | 2018-03-09 |
| 发明（设计）人： | F·阿布泽德;G·加西奥特 | 申请（专利权）人： | 意法半导体（克洛尔2）公司 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06 |
| 代理公司： | 北京市金杜律师事务所11256 | 代理人： | 王茂华,吕世磊 |
| 地址： | 法国*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 硬化 存储 元件 | ||
1.一种存储元件，包括：
两个CMOS反相器(10，11)，所述两个CMOS反相器在两个节点(52，53)之间首尾耦合；以及
一个MOS晶体管(64，66，68，70)，所述MOS晶体管在所述节点(52，53)之间连接作为电容器。
2.如权利要求1所述的存储元件，其中，所述晶体管(64)的漏极和源极互连。
3.如权利要求1所述的存储元件，其中，连接作为电容器的所述晶体管包括四个并联连接的第一晶体管(64，66，68，70)。
4.如权利要求3所述的存储元件，其中，所述四个第一晶体管中的两个晶体管(66，70)是N沟道晶体管，与所述反相器(10，11)的所述N沟道晶体管(13，16)完全相同，并且所述两个其他第一晶体管(64，68)是P沟道晶体管，与所述反相器(10，11)的P沟道晶体管(12，14)完全相同。
5.如权利要求4所述的存储元件，其中，所述第一N沟道晶体管之一(66)以及所述第一P沟道晶体管之一(64)使其栅极连接到第一反相器(11)的输入端并且使其漏极/源极连接到其输出端，并且所述两个其他第一晶体管(68，70)使其栅极连接到所述第二反相器(10)的输入端并且使其漏极/源极连接到其输出端。
6.如权利要求1所述的存储元件，其中，所述反相器(11)之一是钟控反相器。
7.如权利要求5所述的存储元件，包括：
衬底，所述衬底具有针对每个反相器(10，11)的P型有源区域(24)和N型有源区域(25)；
四个第一晶体管(64，66，68，70)，各自形成在所述有源区域(24，25)之一中；
四个第二晶体管(12，13，14，16)——两个N沟道晶体管(13，16)和两个P沟道晶体管(12，14)，对应于所述两个CMOS反相器(10，11)的所述晶体管，各自形成在不同的有源区域中并且通过其漏极连接到形成在此区域上的所述第一晶体管(64，66，68，70)的漏极和源极；
两个导电条带，各自形成并连接有源P型区域和有源N型区域的所述第一晶体管(64，66，68，70)和所述第二晶体管(12，13，14，16)的栅极；以及
两个金属喷镀(44)，各自连接：
-通过导电条带连接的四个晶体管(14，16，64，66；12，13，68，70)的漏极；
-来自这四个晶体管(14，16，64，66；12，13，68，70)当中的一个P沟道晶体管和一个N沟道晶体管的源极；以及
-连接所述四个其他晶体管(12，13，68，70；14，16，64，66)的栅极的所述导电条带。
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