[发明专利]用于集成电路设计的方法

说明书

技术领域

本揭露是关于集成电路的设计方法。

背景技术

半导体集成电路(IC)工业已经历了快速增长。在集成电路演化的过程中，功能密度(即，单位晶片面积互连元件的数量)增加而尺寸(即，使用制造制程可产生的最小元件(或接线))降低。此缩小制程的优势在于增加产品效率以及降低相关的成本。

集成电路演化的另一态样包括了增加集成电路设计的复杂性，以及缩短上市的时间。设计者一般面对从集成电路概念至集成电路生产的工程排程表。为满足这些挑战，设计者一般而言会先对集成电路设计进行模拟，并在将其定案之前尽可能彻底地检查集成电路设计的效能和功能。真实模拟将整个集成电路区域的元件特性变异考虑在内。这些变异通常被称为晶片上变异(on-chip variation；OCV)。制造集成电路中的晶片上变异可由多种因素诸如在晶体管当中的通道长度变异、集成电路中热点、互连长度变异，等诸多原因所导致。典型晶片上变异的模拟使用局部变异的方法，透过假设电路特性(例如，传播延迟)具有一个固定的百分比变化量来进行时序分析。然而，吾人已发现整个集成电路晶片全部区域的局部变异并非定值，且这些变异在元件(诸如晶体管)中实际上为元件间距离的函数。此现象可称为晶片上变异空间效应(OCV spatial effect)。

为获得更加真实的集成电路模拟，目前已尝试在模拟晶片上变异空间效应时，加入元件特性的空间相关随机变异(spatially correlated random variation)。这些随机变异必须同时满足在所有元件之间的相关限制。随着在集成电路上元件的数量增加，此任务已变得日益具有挑战性。

由此，此领域的改良是必须的。

发明内容

本揭露的一实施例为一种用于集成电路设计工具的方法，包含接收空间相关性矩阵，其中空间相关性矩阵中的各元素为不同坐标的一组后制造集成电路元件的多个特性值之间的空间相关性；从空间相关性矩阵中导出随机数产生函数，其中随机数产生函数具有坐标相关因数及坐标独立因数；接收集成电路设计布局，集成电路设计布局具有一组预制造集成电路元件，预制造集成电路元件各者具有一坐标及一第一特性值；对于预制造集成电路元件，使用预制造集成电路元件的坐标及随机数产生函数产生随机数；对于预制造集成电路元件，将随机数应用至第一特性值并导出一第二特性值；在具有预制造集成电路元件的第二特性值的预制造集成电路元件上运行模拟；基于模拟的结果修改该集成电路设计布局，其中以下操作的至少一者是由计算机进行：导出随机数产生函数；产生随机数；导出第二特性值；以及运行模拟。

附图说明

当结合随附附图阅读时，自以下详细描述将很好地理解本揭露的态样。应强调，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。

图1为本揭露的部分实施例的集成电路设计及制造流程的简化方块图；

图2为图1所示的集成电路于实体设计阶段的实施例；

图3为晶片上变异空间效应的实验数据；

图4为模拟晶片上变异空间效应的方法；

图5及图6为本揭露的部分实施例的集成电路设计及制造流程的实施例；

图7及图8分别为图5及图6的集成电路设计及制造流程的步骤的实施例；

图9为本揭露的一个或多个实施例的计算机系统的示意图。

具体实施方式

以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。