[发明专利]对MOS晶体管的衬底区域进行偏置

说明书

公开了对MOS晶体管的衬底区域进行偏置。集成电子器件具有绝缘体上硅类型的衬底或者至少一个晶体管(TR)，该至少一个晶体管被形成在该衬底的半导体膜(1)中和该半导体膜上并且具有：第一导电类型的漏极区域(D)和源极区域(S)；第二导电类型的位于栅极区域下方的衬底区域(5)；以及在该源极区域(S)、该栅极区域(G)和该漏极区域(D)上的多个接触区。该晶体管(TR)还包括延伸区域(6)，该延伸区域横向地延续该衬底区域超出该源极区域(S)和该漏极区域(D)并且通过具有该第一导电类型的邻接区域(61)与该源极区域(S)相接触地邻接，从而电连接该源极区域和该衬底区域。

技术领域

本发明的实施例涉及集成电路，并且更具体地涉及形成在绝缘体上硅类型(SOI)、尤其是部分耗尽型绝缘体上硅类型(PDSOI)的衬底上的MOS晶体管，并且更具体地涉及对这种类型的晶体管的性能的改善。

背景技术

通常，可以通过对晶体管的衬底区域进行偏置来改善晶体管的性能。例如，对晶体管的衬底区域进行偏置可以调节晶体管的阈值电压。

如众所周知的，SOI类型的衬底通常包括位于掩埋绝缘层(一般由术语BOX指代)下方的载体衬底，该掩埋绝缘层自身位于典型为硅的半导体膜下方。

在某些情况下，硅膜可以是完全耗尽型的，在这种情况下衬底被称为是完全耗尽型绝缘体上硅类型(FDSOI)。

在其他情况下，硅膜可以是部分耗尽型的，在这种情况下衬底被称为是部分耗尽型绝缘体上硅类型(PDSOI)。

无论SOI衬底的类型如何，晶体管的衬底区域(或更简单地“衬底”或“本体”)都位于SOI衬底类型的半导体膜中。

在PDSOI类型的衬底的情况下，晶体管的衬底(本体)可以是浮动的或者被连接成使得可以对其进行偏置。

在某些类似应用中，对晶体管的衬底(本体)具有良好控制是特别有利的。

存在多种用于对形成在绝缘体上硅类型、尤其是PDSOI类型的衬底上的晶体管的衬底进行偏置的解决方案，例如，在半导体膜的延伸超出晶体管的栅极区域的区域上形成触头。

然而，这种类型的解决方案具有缺点。一方面，该触头能够生成寄生效应(例如，寄生电容和电阻)，并且另一方面，为衬底形成特定接触区在表面占用和集成电路设计方面、尤其是对于互连而言并不有利。

在半导体膜的延伸超出栅极区域的区域上形成接触区妨碍了在栅极线的任一侧上对称地形成栅极接触区。然而，这种类型的安排允许对栅极区域的统一偏置。

针对控制晶体管的衬底(本体)的电势的良好折衷是使用其源极和衬底相连的晶体管。这被称为“连接本体(tied body)”，其通常被本领域技术人员使用并且避免了浮动衬底的缺点。

在这种连接本体的上下文中，如在图1中所展示的，用于减少接触区的数量的一种现有解决方案由晶体管T组成，该晶体管包括形成在与衬底区域接触的其源极区域RS中的区域R，该区域在这种情况下是p掺杂的，该源极区域在这种情况下是n掺杂的，该衬底区域在这种情况下是p掺杂的。

因此，常规地借助于形成在源极区域RS上的触头C对该源极区域进行偏置也可以使衬底偏置，而不必形成特定触头。

然而，这种解决方案与较小尺寸的晶体管不兼容，例如以0.13微米技术生产的晶体管。

这是因为现有注入技术不可以在源极区域RS中形成p掺杂区域R而不侵占漏极区域RD下方。此外，这将在晶体管的运行过程中冒很大的使晶体管降级的风险。

发明内容

因此，一个实施例提供了一种晶体管，该晶体管包括衬底区域，该衬底区域能够被偏置而不产生特定接触区，因此具有简化的互连布线、减小的寄生效应、并且与0.13微米或更小的技术兼容。