[发明专利]用于使用异质结构化阴极来减小晶闸管存储器单元之间的电气干扰效应的方法和系统

说明书

相关申请的交叉引用

本专利申请要求于2016年2月8日提交且标题为“High Density Vertical Thyristor Memory Cell and Memory Array Using a Heterostructure Cathode”的美国临时专利申请No.62/292,547、以及于2016年2月25日提交且标题为“Vertical Cross-Point Thyristor Memory Cell and Memory Array with Buried Metal Access Lines”的美国临时专利申请No.62/300,015的优先权。

技术领域

本文所述的公开内容涉及用于信息存储的半导体器件。半导体器件可以用作易失性存储器，例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。

背景技术

1-晶体管/1-电容器(1T1C)单元是在刚过去的30年来在DRAM器件中使用的最主要的存储器单元。位密度通过光刻缩放和不断增加的工艺复杂度而每三年翻两番。维持足够高的电容值和低晶体管漏电流已经成为进一步缩放的主要问题。

已经提出了替代的DRAM单元以克服常规1T1C DRAM技术的缩放挑战。这些替代的DRAM单元被描述如下。

浮体DRAM(FBDRAM)是在绝缘体上硅(SOI)(Okhonin,S.等人的“A SOI capacitor-less 1T-DRAM concept”,SOI Conference,2001IEEE International.IEEE,2001.)上或在具有掩埋的n-注入剂的三阱(Ranica,R.等人的“A one transistor cell on bulk substrate(1T-Bulk)for low-cost and high density eDRAM”,VLSI Technology,2004.Digest of Technical Papers.2004Symposium on.IEEE,2004.)中构建的单金属氧化物半导体场效应晶体管(MOSFET)。该技术仍然要解决它的数据保持问题，特别是在缩放的尺寸下。

已经基于pnpn晶闸管的负微分电阻(NDR)行为提出了各种单元设计。可以在这些设计中使用有源或无源栅极以用于在切换速度、保持泄漏或操作电压之间折衷。如由美国专利No.6,462,359描述的薄电容耦合晶闸管(TCCT)是在SOI衬底上构造的横向pnpn晶闸管，并具有耦合栅极以增大切换速度。由于它的横向2D设计和对栅极的需要，单元尺寸可以比1T1C单元(其为大约6-8F²)大得多。

最近，Liang在美国专利No.9,013,918中描述了pnpn晶闸管单元，其被构造在硅衬底的顶部上并在正向和反向击穿状况中操作以用于将数据写到单元中。在标准CMOS过程的后段使用外延或化学气相沉积(CVD)处理的半导体层增加了可能降低已经在制造工艺的早期(例如在前段处理期间)在衬底上制造的器件的性能和产量的热循环和蚀刻步骤。此外，在击穿状况中操作的pnpn器件可能在过程控制中并且还在功率消耗中提出挑战。此外，取决于击穿机制(例如隧穿击穿、雪崩击穿等)，由于部件材料的物理降级，在击穿状况中的操作可以对切换的长期可靠性和这些存储器器件的数据保持提出挑战。

因此，需要一种紧凑单元和阵列设计，其不仅小且可靠，还易于集成和制造。

发明内容

布置在交叉点阵列中的垂直晶闸管提供了用于在本公开的背景技术中描述的挑战的有前途的解决方案。在本文提供了用于减小在存储器阵列中的晶闸管存储器单元之间的电气干扰效应的方法和系统。

在一些实施例中，连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线由减小阴极内的少数载流子寿命以减小在第一晶闸管和第二晶闸管之间的电气干扰效应的材料组成。材料可以具有高导电性，以便提高晶闸管存储器单元的交叉点阵列的操作性能。

在一些实施例中，势阱可以在连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线内形成以约束少数载流子，以便减小在第一晶闸管和第二晶闸管之间的电气干扰效应。可以通过与势阱的电接触来从势阱收集少数载流子。

在一些实施例中，单侧势垒可以形成在连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线内，以使少数载流子转向到衬底接触部，以便减小在第一晶闸管和第二晶闸管之间的电气干扰效应。