[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，核心区和输入输出区内均包括NMOS器件区和PMOS器件区；对核心区中的PMOS器件区内和输入输出区中的NMOS器件区内预定形成源/漏极的区域进行P型掺杂离子的第一离子注入；对核心区和输入输出区中的PMOS器件区和NMOS器件区内预定形成源/漏极的区域进行N型掺杂离子的第二离子注入；在核心区和输入输出区中的预定形成源/漏极的区域形成金属硅化物层，在金属硅化物层与半导体衬底的界面处掺杂有N型掺杂离子。本发明的方法，在IO区中的NMOS器件区内以及PMOS器件区内经过反掺杂工艺形成了缓变结轮廓，从而降低GIDL，提高了器件的性能和可靠性。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到更小节点时，来自制造和设计方面的挑战已经导致了三维设计如鳍式场效应晶体管(FinFET)的发展。典型地FinFET包括狭窄而独立的鳍片，鳍片在半导体衬底的表面延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。相对于现有的平面晶体管，FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能。

对于FinFET器件，核心(CORE)器件的工作电压(也即电源电压Vdd)为0.8V左右，而输入输出(IO)器件的工作电压(也即电源电压Vdd)为1.8V左右。CORE器件的结漏电流(junction leakage)通常在0.1pA/um到100pA/um范围内，而IO器件由于Vdd非常大，在1.8V左右，因此其结漏电流(junction leakage)通常大于1000pA/um。

目前，CORE器件和IO器件使用相同的源/漏极外延层，以及相同的源/漏离子注入条件，而导致IO器件结漏电流非常大的一个主要原因是在栅极结构的边缘结的轮廓太陡峭(sharp)。而如果只关注IO器件以及在IO器件中制备缓变结(graded junction)，则CORE器件的短沟道效应会变得严重，因此如何平衡CORE器件和IO器件的结轮廓是目前半导体技术领域中的一大挑战。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明一方面提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；

对所述核心区中的所述PMOS器件区内预定形成源/漏极的区域进行第一离子注入，以形成源/漏极，以及对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子；

对所述核心区和所述输入输出区中的所述PMOS器件区和所述NMOS器件区内预定形成源/漏极的区域进行第二离子注入，其中，所述第二离子注入的掺杂离子为N型掺杂离子；

在所述核心区和所述输入输出区中的预定形成源/漏极的区域形成金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有所述N型掺杂离子。

示例性地，在所述第一离子注入之前，还包括以下步骤：在所述PMOS器件区内的预定形成源/漏极的区域形成第一应力层，以及在所述NMOS器件区内的预定形成源/漏极的区域形成第二应力层。