[发明专利]静电放电保护结构及其形成方法

说明书

一种静电放电保护结构及其形成方法，所述形成方法包括：提供衬底，所述衬底上具有鳍部，所述衬底包括第一区域、第二区域以及第三区域，鳍部包括第一鳍部、第二鳍部和第三鳍部；形成第一掺杂层；形成第二掺杂层和第三掺杂层；形成第一电极、第二电极以及第三电极。本发明技术方案可以通过控制第一掺杂层与第二掺杂层和第三掺杂层相接触的位置，实现对PN结成结位置的控制，所以本发明技术方案能够有效的降低对PN结成结位置控制的难度，有利于降低形成静电放电保护结构的难度，有利于改善形成静电放电保护结构的良率和性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构及其形成方法。

背景技术

随着半导体工艺技术能力的不断提高，半导体器件的尺寸不断缩小。静电放电(Electrostatic Discharge，ESD)对半导体集成电路的危害变得原来越显著。而且随着半导体芯片的广泛运用，导致半导体芯片受到静电损伤的因素也越来越多。据统计，集成电路失效的产品中35％是由于静电放电问题所引起的。因此在现有的芯片设计中，集成电路静电放电保护结构的设计也变得尤为重要。

目前，静电放电保护结构的设计和应用包括：栅接地N型场效应晶体管 (GateGrounded NMOS，简称GGNMOS)保护电路、浅沟槽隔离结构二极管 (STI diode)保护电路、栅控二极管(Gated diode)保护电路、横向扩散场效应晶体管(Laterally Diffused MOS，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。

随着半导体器件尺寸的不断缩小，器件密度不断提高，现有的静电放电保护结构已无法满足技术需求，需要在静电放电保护结构中引入鳍式场效应晶体管。然而，随着半导体器件的尺寸进一步减小，即使在静电放电保护结构中采用鳍式场效应晶体管，其电学性能依旧有待提高。

发明内容

本发明解决的问题是提供一种静电放电保护结构及其形成方法，以提高静电放电保护结构的性能。

为解决上述问题，本发明提供一种静电放电保护结构的形成方法，包括：

提供衬底，所述衬底上具有多个分立的鳍部，所述衬底包括第一区域、位于所述第一区域一侧且与所述第一区域相邻的第二区域以及与所述第二区域相对设置且与所述第一区域相邻的第三区域，位于第一区域衬底上的鳍部为第一鳍部，位于第二区域衬底上的鳍部为第二鳍部，位于第三区域衬底上的鳍部为第三鳍部；形成位于所述第一鳍部上的第一掺杂层，所述第一掺杂层内具有第一类型离子；形成位于所述第二鳍部上的第二掺杂层和位于所述第三鳍部上的第三掺杂层，所述第二掺杂层和所述第三掺杂层内具有第二类型离子，所述第二掺杂层与所述第一掺杂层相接触，所述第三掺杂层与所述第一掺杂层相接触；形成位于所述第一掺杂层上的第一电极、位于所述第二掺杂层上的第二电极以及位于所述第三掺杂层上的第三电极，所述第二电极和所述第三电极中的一个用于与第一偏压电连接，另一个用于与第二偏压电连接。

相应的，本发明还提供一种静电放电保护结构，包括：

衬底，所述衬底上具有多个分立的鳍部，所述衬底包括第一区域、位于所述第一区域一侧且与所述第一区域相邻的第二区域以及与所述第二区域相对设置且与所述第一区域相邻的第三区域，位于第一区域衬底上的鳍部为第一鳍部，位于第二区域衬底上的鳍部为第二鳍部，位于第三区域衬底上的鳍部为第三鳍部；位于所述第一鳍部上的第一掺杂层，所述第一掺杂层内具有第一类型离子；位于所述第二鳍部上的第二掺杂层，所述第二掺杂层内具有第二类型离子，所述第二掺杂层与所述第一掺杂层相接触；位于所述第三鳍部上的第三掺杂层，所述第三掺杂层内具有第二类型离子，所述第三掺杂层与所述第一掺杂层相接触；位于所述第一掺杂层上的第一电极；位于所述第二掺杂层上的第二电极；位于所述第三掺杂层上的第三电极，所述第二电极和所述第三电极中的一个用于与第一偏压电连接，另一个用于与第二偏压电连接。

与现有技术相比，本发明的技术方案具有以下优点：