[发明专利]超结器件及其制造方法

说明书

本发明公开了一种超结器件，超结结构的N型柱由N型外延层组成，P型柱由填充于超结沟槽中的P型掺杂的氧化层组成；沟槽栅形成于N型柱的顶部；辅助沟槽栅形成于P型柱的顶部，辅助沟槽栅包括辅助栅极沟槽以及填充于辅助栅极沟槽中的辅助栅极多晶硅；辅助栅极沟槽的深度大于栅极沟槽的深度，辅助沟槽栅用于在器件击穿时对击穿电流进行分流，从而对栅介质层进行保护。本发明还公开了一种超结器件的制造方法。本发明能提高器件的HTRB寿命并能在一定幅度内降低器件的源漏导通电阻。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件；本发明还涉及一种超结器件的制造方法。

背景技术

超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而能够实现体内Resurf，Resurf为降低表面电场，体内Resurf为像降低表面电场一样能降低体内电场，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。

如图1所示，是现有超结器件的电流流动区的俯视图；如图2所示，是现有超结器件的一个超结器件单元的剖面图，具体剖面位置如图1中的AA箭头线所示，现有超结器件的超结结构由多个交替排列的N型柱101和P型柱102组成，请参考图1所示；每一所述N型柱101和其邻近的所述P型柱102组成一个超结单元。

电荷流动区的每一个所述超结单元对应于一个超结器件单元，如图2所示，各所述超结器件单元包括：

沟槽栅，形成于所述N型柱101的顶部，所述沟槽栅包括栅极沟槽以及形成于所述栅极沟槽底部表面和侧面的栅介质层106以及填充于所述栅极沟槽中的多晶硅栅103，栅介质层106一般采用栅氧化层。在图1所示的俯视面上，所述多晶硅栅103沿着所述N型柱101设置。

沟道区由P阱107组成，所述沟道区形成于所述沟槽栅的两侧并延伸到所述P型柱102的顶部，被所述多晶硅栅103侧面覆盖的所述沟道区的表面用于形成沟道。

源区108形成于所述沟道区的表面；在所述P型柱102的顶部形成有接触孔110，该接触孔110的顶部和由正面金属层112形成的源极连接，所述源极通过对应的接触孔110同时连接所述源区108和所述沟道区。所述接触孔110穿过层间膜109，所述层间膜109覆盖在所述超结结构的表面。所述源极对应的接触孔110的底部形成有由P+区组成的沟道引出区111。

所述多晶硅栅103通过接触孔110连接到由正面金属层112组成的栅极。

通常所述超结结构采用沟槽刻蚀将填充P型外延层的工艺方法形成，这种情形下，所述超结结构的所述N型柱101由N型外延层105组成，在所述N型外延层105中形成有超结沟槽，所述P型柱102由填充于所述超结沟槽中的P型外延层组成。所述N型外延层105形成于半导体衬底如硅衬底104的表面。所述半导体衬底104减薄后形成漏区，所述半导体衬底104本身为N型重掺杂时，能有所述半导体衬底104本身的掺杂组成漏区的掺杂；也能通过在所述半导体衬底104的本身掺杂的基础上叠加背面的N型重掺杂的注入形成漏区。在漏区104的背面形成有由背面金属层113组成的漏极。

现有超结器件在击穿时，电子流经路径会在沟槽栅周边，产生的电荷进入到栅介质层106中，栅介质层106一般采用栅氧化层，所以会对栅介质层106造成损伤，缩短栅介质层106的寿命，也即器件的高温反向偏压(HTRB)寿命较短。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能提高器件的HTRB寿命。为此，本发明还提供一种超结器件的制造方法。