[发明专利]一种分段累加计时方法及装置

说明书

本发明涉及一种分段累加计时方法及装置，其中方法包括：步骤1：前段计数器接收秒脉冲，根据累加的秒脉冲达到预设值时产生进位信号；所述前段计数器用于存储根据秒脉冲累加得到的所有数据；步骤2：后段计数器接收进位信号，将所述进位信号与后段计数器内存储的数据进行累加；所述后段计数器用于存储根据进位信号累加得到的所有数据。本发明提出表示方法及装置，结合了计数表示及分段表示的结果，使得同时具备计数方式的表达时间长久及分段式的直观和某些场合简单的优点；实现起来简单易行。同时本方法还很好地解决了闰秒的表示，即闰秒发生时，仍然可以正确地表达出来，而不是简单地停钟一秒。

技术领域

本发明涉及一种分段累加计时方法及装置，尤其涉及一种采用分段累加秒计数的32位时间表示方法及装置，属于信息计数领域。

背景技术

通常的时间表示需要年月日，并根据精度需求表示时分秒。用数字较直观的是直接表示，如数字20141208表示2014年12月8日，及133559表示13点35分59秒，包括二进制的分段表示均如此。其优点是观看直接明了。缺点之一是占位较长，即表达一个完整的时间需要较长的数据位元，如数字20141208，其占位32位(比特)，采用BCD编码每4比特表示一个十进制数值，8个数值占位32比特。缺点之二是产生这样的日期与时间流不是直接对应的，原因是分钟、秒为60进制，甚至还有闰秒，而月是12进制，日期更复杂，不同的月份里的天数并不相同，甚至还有闰月(2月为29天)。使得直接表示在产生时间的应用中并不方便和经济。

现有技术在方便性、经济型和兼容性方面分别存在以下缺点：

方便性：只是时间表示的数值较容易，但时间的产生较为复杂，要兼顾不同的进制及月历的复杂性。

经济性：表达方式占位少，以减少存贮所需的存储空间，时间传输的开销或代价，表达时间的位数越少，则经济型越高。

兼容性：目前计算机内存、外存均已字节为单位，常用的包括8位、16位、32位等，如果一个时间表达采用了33位，实际存储就不那么经济，多数情况下要占用5个字节甚至为方便需要64位保存或传输。

发明内容

本发明所要解决的技术问题是一种解决现有技术中计时方法的时间的产生较为复杂，并要兼顾不同的进制及月历的复杂性的问题。

本发明解决上述技术问题的技术方案如下：提供一种分段累加计时方法，包括：

步骤1：前段计数器接收秒脉冲，根据累加的秒脉冲达到预设值时产生进位信号；所述前段计数器用于存储根据秒脉冲累加得到的所有数据；

步骤2：后段计数器接收进位信号，将所述进位信号与后段计数器内存储的数据进行累加；所述后段计数器用于存储根据进位信号累加得到的所有数据。

在上述技术方案的基础上，本发明还可以做如下具体规定。

进一步，所述预设值包括预设闰秒值和预设最大值；所述预设闰秒值与所述预设最大值的差为一。

进一步，所述前段计数器采用N位计数器，其中N为不大于32的整数值；所述后段计数器为M位计数器，其中M和N的和为32。

进一步，所述N为0时，秒脉冲等于进位信号，所述后段计数器为32位计数器；

进一步，所述N不为0时，所述前段计数器包括至少两个子段，所有所述子段的长度之和为N。

进一步，所述子段包括第一子段和第二子段；

所述第一子段接收秒脉冲，根据累加的秒脉冲达到第一预设值时产生第一子进位信号；

所述第二子段接收所述第一子进位信号并进行累加，根据累加的第一子进位信号达到第二预设值时产生进位信号，执行步骤2。

进一步，所述子段包括第一子段、第二子段和第三子段；