[发明专利]半导体结构及其制作方法

说明书

本发明公开一种半导体结构及其制作方法。该半导体结构包含有一基底，包含有至少一主动区定义于该基底上，至少一埋入式位线位于该主动区内的该基底内，一源/漏极区域，位于该至少一埋入式位线旁的该基底中，一扩散阻障区，位于该源/漏极区域顶部，且该扩散阻障区包含有多个掺杂原子，该些掺杂原子可选自碳原子、氮原子、锗原子、氧原子、氦原子以及氙原子的群组，一介电层，位于该基底上，以及一接触结构，位于该介电层中，与该源/漏极区域电连接。

技术领域

本发明涉及一种半导体结构及其制作方法，尤其是涉及一种包含有扩散阻障区的动态随机存取存储器元件及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，还可对此种基本堆叠电容作多种形式的变化以提高表面积。

发明内容

本发明提供一种半导体结构，包含有一基底，包含有至少一主动区定义于该基底上，至少一埋入式位线位于该主动区内的该基底内，一源/漏极区域，位于该至少一埋入式位线旁的该基底中，一扩散阻障区，位于该源/漏极区域顶部，且该扩散阻障区包含有多个掺杂原子，该些掺杂原子可选自碳原子、氮原子、锗原子、氧原子、氦原子以及氙原子的群组，一介电层，位于该基底上，以及一接触结构，位于该介电层中，与该源/漏极区域电连接。

本发明另提供一种半导体结构的制作方法，包含以下步骤：首先，提供一基底，包含有至少一主动区定义于该基底上，然后形成至少一埋入式位线于该主动区内的该基底内，接着形成一源/漏极区域于该至少一埋入式位线旁的该基底中，接下来形成一扩散阻障区于该源/漏极区域顶部，且该扩散阻障区包含有多个掺杂原子，该些掺杂原子可选自碳原子、氮原子、锗原子、氧原子、氦原子以及氙原子的群组，之后形成一介电层于该基底上，以及形成一接触结构于该介电层中，该接触结构与该源/漏极区域电连接。

本发明的特征在于，在与存储节点接触电连接的接触插塞，以及埋入式栅极(埋入式字符线)旁的源/漏极区域之间，额外形成形成一扩散阻障区。由于接触插塞可能包含掺杂磷原子的非晶硅层，因此在扩散阻障区内掺杂有例如碳原子等非三-五族原子，可以避免接触插塞内磷原子扩散至源/漏极区域内，进而影响电性。因此，本发明可以提升DRAM结构的良率与品质。

附图说明

图1～图9为本发明所提供的半导体元件的制作方法的一第一较佳实施例示意图，其中图1为上视图，而图2～图9则为剖视图。

主要元件符号说明

100 基底

102 存储区域(存储器区域)

104 周边区域

104D 晶体管元件

106 浅沟隔离结构

108 凹槽

110 晶体管