[发明专利]形成半导体器件的方法

说明书

一种形成半导体器件的方法包括提供衬底；在衬底上方形成芯轴图案；以及在芯轴图案的侧壁上形成间隔件。该方法进一步包括去除芯轴图案，从而形成至少部分地被间隔件围绕的沟槽。该方法进一步包括在沟槽中沉积共聚物材料，其中共聚物材料是定向自组装的；并且引发共聚物材料内的微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。芯轴图案具有限制的尺寸和限制的配置。第一组分聚合物包括布置成矩形阵列或正方形阵列的圆柱。

技术领域

本发明的实施例涉及形成半导体器件的方法。

背景技术

半导体集成电路(IC)产业经历了快速增长。IC材料和设计上的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大而几何尺寸(即，使用制造工艺可以创建的最小的组件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小也增加了处理和制造IC的复杂度。

例如，由于光学光刻接近其技术和经济的极限，定向自组装(DSA)工艺作为用于图案化诸如接触孔的密集部件的潜在候选对象出现。DSA工艺利用诸如嵌段共聚物的材料的自组装性能以达到纳米级尺寸，同时满足目前制造的限制。典型的DSA工艺使用“引导”自组装工艺的引导图案。引导图案的几何结构可影响自组装聚合物部件的配置以及最终的图案密度。期望在这些领域中有所改进。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：提供衬底；在所述衬底上方形成芯轴图案；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；以及在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供衬底；在所述衬底上方形成芯轴图案；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物；以及将对应于所述第一组分聚合物或所述第二组分聚合物的图案转移至所述衬底。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：提供衬底；使用第一光刻工艺在所述衬底上方形成芯轴图案的第一阵列；使用第二光刻工艺在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列也是交错的；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物；以及将对应于所述第一组分聚合物的图案转移至所述衬底。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A示出根据本发明的各个方面的制造半导体器件的方法的流程图。

图1B和图1C示出根据图1A的方法的实施例的制造半导体器件的方法的流程图。

图2A、图2B是根据一些实施例的在图1A的方法中的目标芯轴图案的顶视图。

图2C、图2D、图2E、图2F和图2G示出根据本发明的各个方面的DSA引导图案和纳米域(nanodomains)的一些配置。

图3A、图3B、图3C和图3D是根据一些实施例的根据图1A的方法形成半导体器件的截面图。