[发明专利]静电放电保护电路及静电放电保护的深次微米半导体元件

说明书

本发明公开了一种静电放电保护电路及其静电放电保护的深次微米半导体元件，该深次微米半导体元件的一漏极所对应的浓掺杂区与其相邻的淡掺杂区交界处向外推开，使其交界处与最近的一栅极绝缘层侧壁保持一间隔，而不与栅极绝缘层侧壁切齐；如此，深次微米半导体元件的漏极与源极不因深次微米工艺的较小布局规则而过近，有效提升深次微米元件的静电放电耐受力。

技术领域

本发明涉及一种深次微米半导体元件，尤其涉及一种静电放电保护的深次微米半导体元件。

背景技术

由于集成电路的内部元件容易受静电放电而损伤，因此静电放电防护工程对于集成电路尤其重要。请参阅图6所示，由于静电容易透过集成电路50的输入/输出垫52对其内部元件51放电，因此会在各输入/输出垫52设置一静电放电防护电路511，主要包含有相互串接的一PMOS(P-type metal-oxide-semiconductor元件MP及一NMOS(N-type metal-oxide-semiconductor)元件MN；其中PMOS元件MP与NMOS元件MN的串接节点连接至对应的输入/输出垫52，而PMOS元件MP的栅极G与源极S连接至系统电源的高电位端VDD，而NMOS元件的栅极G及源极S则连接至系统电源的低电位端VSS。

再请配合参阅图7A及图7B所示，为该静电放电防护电路511的NMOS元件MN的半导体结构，于一P型半导体基板500的一P型阱501上表面形成一栅极结构60，再以该栅极结构60作为一遮蔽掩膜，向P型阱501形成n-淡掺杂区62；之后，该栅极结构60两外侧分别形成有一栅极绝缘层侧壁61，再以该栅极结构60及该栅极绝缘层侧壁61作为遮蔽掩膜，向P型阱形成N+浓掺杂区63；因此，相邻的n-淡掺杂区62及N+浓掺杂区63交界处会与最近的栅极绝缘层侧壁61切齐。该NMOS元件MN的该栅极结构20下方的两侧则分别形成有n-淡掺杂区62及N+浓掺杂区63，分别作为NMOS元件的漏极S及源极D用。

由于此一NMOS元件MN与连接该输入/输出垫52连接，为保护内部内电路51不受静电损伤，在静电接触该输入/输出垫52时，其导通速度要较内部电路11的元件导通速度更快，以将静电放电电流渲泄至系统电源的低电位VSS，达到静电放电防护的效果。因此，为使该NMOS元件MN的导通速度加快，于各该N+浓掺杂区63上表面形成有一金属硅化物层64，提供一低接触电阻，提升操作速率。

然而，随着半导体技术演进，集成电路的元件由微米尺寸缩小至深次微米尺寸(MOS栅极宽度小于0.18um)，虽然集成电路因此提高了元件积集度(integration)，但也因为深次微米的集成电路布局规则(VLSI layout rule)相对缩小，使得静电放电防护电路的PMOS、NMOS元件的漏极与源极之间的距离过近，造成抗静电能力减弱；又因为PMOS、NMOS元件尺寸缩小，静电放电电流更容易通过PMOS、NMOS元件的表面信道，而烧毁PMOS、NMOS元件。

因此，目前集成电路的静电放电防护电路的深次微米元件，需进一步提高其静电放电耐受力，避免受静电损伤。

发明内容

本发明主要目的是提供一种静电放电保护电路及其静电放电保护的深次微米半导体元件，以解决现有技术静电防护用的深次微米元件的静电放电耐受力不足的缺陷。

欲达上述目的所使用的主要技术手段是令该具静电放电保护的深次微米元件包含有：

一栅极结构，形成在一半导体基板上；

二栅极绝缘层侧壁，分别形成在该栅极结构的二相对外侧；

二淡掺杂区，分别形成在该半导体基板中，并分别位于对应的栅极绝缘层侧壁下；

二浓掺杂区，分别形成在该半导体基板中，并分别位于对应淡掺杂区的外侧处；其中一漏极所对应的该浓掺杂区与其相邻的淡掺杂区之间的交界处，与最近的栅极绝缘层侧壁保持一间隔；