[发明专利]静电放电保护电路及静电放电保护的深次微米半导体元件

权利要求书

1.一种静电放电保护的深次微米半导体元件，其特征在于，包括

一栅极结构，形成在一半导体基板上；

二栅极绝缘层侧壁，分别形成在该栅极结构的二相对外侧；

二淡掺杂区，分别形成在该半导体基板中，并分别位于对应的栅极绝缘层侧壁下；

二浓掺杂区，分别形成在该半导体基板中，并分别位于对应淡掺杂区的外侧处；其中一漏极所对应的该浓掺杂区与其相邻的淡掺杂区之间的交界处，与最近的栅极绝缘层侧壁保持一间隔；

一第一金属硅化物层，部分形成于该漏极所对应的该浓掺杂区上，供一第一接触层形成于其上；

一第二金属硅化物层，形成于一源极所对应的该浓掺杂区上，供一第二接触层形成于其上；以及

一第一静电放电防护掺杂区，形成于该漏极所对应的该淡掺杂区之下，且所掺杂的杂质极性与该淡掺杂区的杂质极性相异。

2.根据权利要求1所述的静电放电保护的深次微米半导体元件，其特征在于，该漏极所对应的该浓掺杂区及底面由一同杂质极性掺杂区所包覆。

3.根据权利要求2所述的静电放电保护的深次微米半导体元件，其特征在于，

该源极对应的该浓掺杂区与其相邻的淡掺杂区之间的交界处，与最近的栅极绝缘层侧壁保持一间隔，该源极对应的淡掺杂区下方形成有一第二静电放电防护掺杂区，且所掺杂的杂质极性与该淡掺杂区的杂质极性相异；以及

该第二金属硅化层部分形成于该源极所对应的该浓掺杂区上。

4.根据权利要求3所述的静电放电保护的深次微米半导体元件，其特征在于，该源极所对应的该浓掺杂区及底面由一同杂质极性掺杂区所包覆。

5.根据权利要求4所述的静电放电保护的深次微米半导体元件，其特征在于，

该半导体基板包含有一P型半导体基板及一P型阱；

各该淡掺杂区形成于P型阱中，为一n-淡掺杂区；

各该浓掺杂区形成于P型阱中，为一N+浓掺杂区；

该第一及第二静电放电防护掺杂区形成于P型阱中，均为一P型静电放电防护掺杂区；以及

各该同杂质极性掺杂区形成于P型阱中，均为一N型掺杂区。

6.根据权利要求4所述的静电放电保护的深次微米半导体元件，其特征在于，

该半导体基板包含有一P型半导体基板及一N型阱；

各该淡掺杂区形成于N型阱中，为一p-淡掺杂区；

各该浓掺杂区形成于N型阱中，为一P+浓掺杂区；

该第一及第二静电放电防护掺杂区形成于N型阱中，均为一N型静电放电防护掺杂区；以及

各该同杂质极性掺杂区形成于N型阱中，均为一P型掺杂区。

7.一种静电放电保护电路，包括相互串接的多数并联第一深次微米半导体元件及多数并联第二深次微米半导体元件，其一串接节点用以连接至一集成电路的一输入/输出垫；其中

各该第一深次微米半导体元件为权利要求1至5中任一项所述的电放电保护的深次微米半导体元件；其中两相邻的第一深次微米半导体元件共享同一个对应漏极的浓掺杂区，使多数并联第一深次微米半导体元件构成一多指型半导体结构；以及

各该第二深次微米半导体元件为权利要求1至4、6中任一项所述的电放电保护的深次微米半导体元件；两相邻的第二深次微米半导体元件共享同一个对应漏极的浓掺杂区，使多数并联第二深次微米半导体元件构成一多指型半导体结构。

8.根据权利要求7所述的静电放电保护电路，其特征在于，

该多数并联的第一深次微米半导体元件的各栅极及各源极共同连接至该集成电路的系统电源的低电位端；以及

该多数并联的第二深次微米半导体元件的各栅极及各源极共同连接至该集成电路的系统电源的高电位端。