[发明专利]PCIe链路弹性缓冲区电路

说明书

本发明提供一种PCIe链路弹性缓冲区电路，包括：写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、8B/10B解码模块(8)、接收状态产生模块(9)。本发明通过电路自动检测PCIe链路接收数据缓冲区空、满状态，添加和删除SKIP有序集，管理PCIe端口接收端每个接收通道数据的弹性写入和弹性读出操作，校正链路数据接收缓冲区写时钟和读时钟之间的频率累积偏差，完成发送和接收端口数据传输速率的精确匹配，防止接收缓冲区上溢和下溢引起的数据损坏和丢失，保证了接收数据的完整性，实现PCIe链路数据的高速、高可靠传输。

技术领域

本发明属于计算机技术领域，尤其涉及一种PCIe链路弹性缓冲区电路。

背景技术

串行的PCIe接口具有高速率和高带宽等特点，克服了传统PCI总线在系统带宽、传输速度等方面的固有缺陷，具有很好的应用前景。

PCIe链路双方时钟电路的精度为±300ppm，即在每一百万和理想的时钟周期的时间范围内允许±300个时钟周期的偏差。最坏情况下，如果链路一边的发送器以2.5GHz+300ppm的频率操作，而链路另一边的接收器的本地时钟以2.5GHz－300ppm的频率运行，存在的最大偏差为600ppm，累积10^－6/600＝1667个时钟周期，会产生一个时钟周期的偏移。

对于高速传输的连续的数据流，用于跨时钟处理，接收数据的缓冲区，数据的写时钟来源于从接收数据中恢复出的发送端时钟，读时钟来源于接收端本地晶振产生的时钟，如果不能正确处理写时钟和读时钟之间的累积时钟周期偏移，将会导致数据接收缓冲区的溢出，损坏接收到的数据或者产生数据丢失，严重影响系统通信的功能和性能。

发明内容

发明目的：本发明的目的是提供一种PCIe链路弹性缓冲区电路，通过对缓冲区的写操作和读操作进行控制，添加或者删除SKIP有序集，校正数据接收端缓冲区写时钟和读时钟的频率累积差异，解决PCIe接口设计过程中由于频率累积偏差而导致的数据损坏或者丢失。

技术方案：本发明提供一种PCIe链路弹性缓冲区电路，包括写数据和数据标志产生模块、写指针控制模块、写深度计算模块、弹性缓冲区存储器、读数据和数据标志产生模块、读指针控制模块、读深度计算模块、8B/10B解码模块、接收状态产生模块，

其中写数据和数据标志产生模块、写指针控制模块、写深度计算模块、弹性缓冲区存储器、读指针控制模块，共同完成写数据和数据标志产生模块输入数据到弹性缓冲区存储器的写入操作；

弹性缓冲区存储器、读数据和数据标志产生模块、读指针控制模块、读深度计算模块、写指针控制模块，共同完成有效数据从弹性缓冲区存储器读出，并最终从读数据和数据标志产生模块的输出的操作；

所述写数据和数据标志产生模块，接收PHY接收数据，对数据做检测处理后，输出SKIP信号到写指针控制模块、输出24位的数据到弹性缓冲区存储器；

所述写指针控制模块，输出4位的写指针到弹性缓冲区存储器，输出写指针已在缓冲区中心位置指示信号到读深度计算模块；

所述写深度计算模块，是独立的写缓冲区深度判断电路，输出写时钟域的缓冲区容量指示信号ES＿HIGH到写数据和数据标志产生模块、写指针控制模块；

所述弹性缓冲区存储器，输出数据到读数据和数据标志产生模块；

所述读数据和数据标志产生模块，输出读数据中有SKIP字符的标志位SKIP信号到读指针控制模块、接收状态产生模块，输出20位的数据到8B/10B解码模块；

所述读指针控制模块，输出读指针信号到弹性缓冲区存储器，输出读指针已在缓冲区中心位置指示信号到写深度计算模块；