[发明专利]具有离子加速器的双室等离子体蚀刻器

说明书

本文的实施方式一般针对半导体处理方法和装置。更具体地，这些实施方式涉及具有离子加速器的双室等离子体蚀刻器。半成品半导体衬底被提供在反应室中。所述反应室被栅组件分割成上子室和下子室。等离子体被产生在上子室中，衬底被置于下子室中。栅组件包括至少两个栅，每个栅被负偏，且每个栅包括允许某些物质穿过的穿孔。最上栅被负偏以排斥电子。最下栅(相较于最上栅)被进一步负偏以加速从上子室到下子室的正离子。蚀刻气体被直接供应到下子室。蚀刻气体和离子根据需要与衬底的表面反应以蚀刻衬底。

本申请是申请日为2014年7月11日，申请号为201410330530.2，申请人为朗姆研究公司，名称为“具有离子加速器的双室等离子体蚀刻器”的专利申请的分案申请。

技术领域

本发明涉及半导体制造工艺，尤其是涉及具有离子加速器的双室等离子体蚀刻器。

背景技术

半导体的制造中常常采用的一种操作是蚀刻操作。在蚀刻操作中，从半成品集成电路部分或全部地去除一或多种材料。等离子体蚀刻往往被使用，尤其是在涉及的几何形状小、深宽比高、或者需要精确的图案转移的时候。

通常，等离子体含有电子和正负离子以及一些自由基。这些自由基、正离子和负离子与衬底互相作用以在该衬底上蚀刻特征、表面和材料。

随着从平面晶体管结构到3D晶体管结构(例如，用于逻辑器件的FinFET栅结构)以及诸如磁阻随机访问存储器(MRAM)之类的先进存储器结构的发展，等离子体蚀刻工艺需要越来越精准和均匀以便生产优质产品。传统蚀刻技术的一个问题是蚀刻副产品不是被清除掉而是有时会再沉积到表面上，而在该表面上是不希望有这样的沉积的。例如，所述副产品可沉积回衬底上(这种情况下它们会干扰进一步的蚀刻)或者沉积在蚀刻装置上。在许多情况下，再沉积的蚀刻副产品是其它蚀刻副产品的离解产物。

衬底上的不希望有的沉积可引起许多问题，包括劣质的蚀刻结果(例如，非竖直的蚀刻轮廓、蚀刻不均匀性，等等)和不合标准的衬底(例如，不希望的沉积可形成短的蚀刻堆层)。装置上的不希望有的沉积可引起另外的问题，包括增加的清洁需求、较短的装置使用寿命以及效率较低的装置运行。

因此，存在对在蚀刻过程中防止副产品的再沉积的改进的半导体制造方法和装置的需求。

发明内容

本文的某些实施方式涉及用于蚀刻半导体的方法和装置。在这些实施方式的一个方面，提供了一种用于蚀刻半导体的方法，其包括步骤：(a)在反应器的反应室中接收其上具有要去除的材料的衬底，其中所述反应器包括：(i)上子室和下子室，(ii)栅组件，其位于所述反应室中，将所述反应室分割成上下子室，其中所述栅组件包括至少最上栅和最下栅，各自连接到电源以独立地给所述栅提供负偏(negative bias)，其中每个栅具有延伸穿过所述栅的厚度的穿孔，(iii)至所述上子室的一或多个进口，(iv)至所述下子室的一或多个进口，以及(v)等离子体产生源，其被设计或配置为在所述上子室中产生等离子体，(b)将等离子体产生气体供应到所述上子室并从所述等离子体产生气体产生等离子体，(c)将负偏压施加给所述栅组件的至少所述最上栅和最下栅，其中施加给所述最下栅的偏压比施加给所述最上栅的负压更大(more negative)，(d)穿过所述至所述下子室的一或多个进口将蚀刻气体供应到所述下子室，以及(e)蚀刻所述衬底以去除所述要去除的材料的至少一部分，其中在操作(a)-(e)的过程中，所述下子室实质上没有等离子体。

在一些情况下，施加给所述最上栅的偏压在约-0.5至-50V之间，或者在约-5至-50V之间。施加给所述最下栅的偏压可在约-0.5至-2000V之间。在一些实施方式中，在操作(c)的过程中改变施加给所述栅组件的至少一个栅的偏压。在某些情况下，蚀刻气体可在操作(d)的过程中按脉冲式(in pulses)进行供应。