[发明专利]晶体管及其形成方法

说明书

一种晶体管及其形成方法，形成方法包括：提供基底，所述基底包括核心区和外围区；在所述基底中设置多个隔离结构；形成覆盖基底和隔离结构的栅介质层；形成覆盖核心区栅介质层的第一阻挡层；在第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；在第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；去除第一伪栅电极层和第二伪栅电极层，在层间介质层内形成露出第一阻挡层的第一开口和露出栅介质层的第二开口；去除第一开口底部的第一阻挡层和栅介质层；在第一开口和第二开口内形成金属层。本发明提供的晶体管的形成方法提高了晶体管的电学性能。

技术领域

本发明涉及半导体领域，尤其涉及一种晶体管及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET的栅至少可以从两侧对超薄体(鳍部)进行控制。与平面MOSFET器件相比，栅对沟道的控制能力更强，从而能够很好的抑制短沟道效应。

鳍式场效应管按照功能区分主要分为核心(Core)器件和输入输出(Input andOutput,I/O)器件。核心器件包括核心MOS器件，输入输出器件包括输入输出MOS器件。通常情况下，输入输出器件工作电压比核心器件工作电压大的多。为防止电击穿等问题，当器件工作电压越大时，要求器件栅介质层厚度越厚，因此，输入输出器件栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的晶体管的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种晶体管及其形成方法，提高晶体管的电学性能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供基底，所述基底包括核心区和外围区；在所述基底中设置多个隔离结构；形成覆盖基底和隔离结构的栅介质层；形成覆盖核心区栅介质层的第一阻挡层；在所述核心区的第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；在所述第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；去除所述第一伪栅电极层和第二伪栅电极层，在所述层间介质层内形成露出第一阻挡层的第一开口和露出栅介质层的第二开口；去除所述第一开口底部的第一阻挡层和栅介质层；在所述第一开口和第二开口内形成金属层，位于第一开口内的金属层用于构成第一栅极结构，位于第二开口内的金属层和栅介质层用于构成第二栅极结构。

可选的，所述第一阻挡层的厚度为

可选的，所述形成覆盖核心区栅介质层的第一阻挡层的步骤包括：在所述栅介质层上覆盖半导体层；去除外围区的半导体层；通过氧化处理氧化所述核心区的半导体层，在核心区的栅介质层上形成氧化层，所述氧化层为所述第一阻挡层。

可选的，所述半导体层的材料为硅。

可选的，所述半导体层的材料为无定形硅。

可选的，通过炉管低压工艺形成所述无定形硅。

可选的，所述炉管低压工艺的工艺参数包括：腔室压强为0.03-10Torr，SiH₄的气体流量为30-3000sccm，工艺温度为360-520℃，工艺时间为1-200min。

可选的，通过热氧化工艺进行所述氧化处理。