[发明专利]多栅极元件

说明书

技术领域

本发明实施例是关于一种半导体元件及其制造方法。

背景技术

电子工业经历对于能同时支持大量日益复杂及深奥的功能的更小且更快电子元件的需求不断增加。因此，半导体工业中存在持续制造低成本、高效能以及低功率的集成电路(integrated circuit；IC)的趋势。迄今为止，此等目标已主要通过缩小半导体IC尺寸(例如，最小特征尺寸)从而改良生产效率及降低相关费用而得以实现。然而，此缩小已对半导体制造制程引入增加的复杂性。因此，半导体IC及元件中的持续进步的实现需要半导体制造制程及技术的相似进步。

近来，已引入多栅极元件来尝试通过增加栅极-通道耦合改良栅极控制，降低开路电流以及降低短通道效应(short-channel effects；SCE)。已引入的一种此类多栅极元件是环绕式栅极(gate-all-around；GAA)晶体管。GAA元件因栅极结构而得名，此栅极结构能围绕通道区域而延伸，在两个或四个侧面上提供接取至通道。GAA元件与已知互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)制程相容且其结构容许GAA元件大幅缩小同时维持栅极控制并减轻SCE。在已知制程中，GAA元件在硅纳米线中提供通道。然而，GAA特征围绕纳米线的制造的整合可具有挑战的。举例而言，尽管现行方法在许多方面已令人满意，但仍需要继续改良。

发明内容

根据本发明的多个实施例，一种多栅极元件包含源极/漏极特征以及导电特征。源极/漏极特征设置于基板上。源极/漏极特征包含第一纳米线、设置于第一纳米线上的第二纳米线、设置于第一纳米线及第二纳米线上的包覆层以及自第一纳米线延伸至第二纳米线的间隔层。元件亦包含源极/漏极特征上直接设置的导电特征，以使得此导电特征与包覆层及间隔层实体接触。

附图说明

图1是根据本揭示案的一或更多个态样的多栅极元件或其部分的制造方法的流程图，包含栅极下方的隔离区；

图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12A是根据图1的制造方法的态样的元件200的实施例的等角视图；

图12B是根据图1的制造方法的态样的元件200的实施例沿着图12A的线A-A所绘制的剖面图；

图12C是根据图1的制造方法的态样的元件200的实施例沿着图12A的线B-B所绘制的剖面图；

图13A是根据图1的制造方法的态样的元件200的实施例的等角视图；

图13B是根据图1的制造方法的态样的元件200的实施例沿着图13A的线A-A所绘制的剖面图；

图13C是根据图1的制造方法的态样的元件200的实施例沿着图13A的线B-B所绘制的剖面图；

图14A是根据图1的方法的态样的元件200的实施例的等角视图；

图14B及图14D是根据图1的制造方法的态样的元件200的实施例沿着图14A的线A-A所绘制的剖面图；

图14C及图14E是根据图1的制造方法的态样的元件200的实施例沿着图14A的线B-B所绘制的剖面图；

图15、图16、图17、图18、图19、图20、图21、图22、图23A、图23B是根据图1的制造方法的态样的元件200的实施例的等角视图；

图23C及图23F是根据图1的制造方法的态样的元件200的实施例沿着图23B的线BB-BB所绘制的剖面图；

图23D及图23G是根据图1的制造方法的态样的元件200的实施例沿着图23B的线A-A所绘制的剖面图；

图23E及图23H是根据图1的制造方法的态样的元件200的实施例沿着图23B的线B-B所绘制的剖面图；

图24是根据本揭示案的一或更多个态样制造多栅极元件或其部分的另一制造方法的流程图；

图25、图26、图27、图28、图29A是根据图24的制造方法的态样的元件200的实施例的等角视图；

图29B及图29E是根据图24的制造方法的态样的元件200的实施例沿着图29A的线BB-BB所绘制的剖面图；

图29C及图29F是根据图24的制造方法的态样的元件200的实施例沿着图29A的线A-A所绘制的剖面图；

图29D及图29G是根据图24的制造方法的态样的元件200的实施例沿着图29A的线B-B所绘制的剖面图。

具体实施方式