[发明专利]控制高速缓存行的时效减少对存储器的回写

说明书

本文公开了一种用于减少对存储器的回写的方法和装置。该方法包括确定进入较低级高速缓存的读/写请求是否是包含修改数据的高速缓存行，以及响应于确定该读/写请求不是包含修改数据的高速缓存行，操纵高速缓存行的时效信息以减少对存储器的回写。

技术领域

本公开的实施例总体上涉及储存类存储器，并且更具体地涉及用于减少对存储器的回写的管理方法。

背景技术

新兴的储存类存储器(相变存储器、自旋转移力矩随机存取存储器等)技术具有动态随机存取存储器(DRAM)或更好的读取等待时间。这导致新兴的储存类存储器作为对处理器存储器层级的强有力的补充，作为DRAM的替代、混合存储器，或甚至是末级高速缓存的替代。然而，出现的困难是储存类存储器中的慢写入等待时间和耐久性。写入中的任何延迟都将直接影响应用程序的性能。类似地，处理器存储器层级中的写入频率比持久性储存的写入频率高几个数量级。

因此，为了使用储存类存储器作为DRAM的替换或在混合主存储器系统中使用储存类存储器，需要控制写入的总数以及限制写入带宽需求。

发明内容

本公开总体上涉及用于减少对存储器的回写的方法和装置。该方法包括确定进入较低级高速缓存的读取请求是否是包含修改数据的高速缓存行，以及响应于确定该读取请求不是包含修改数据的高速缓存行，操纵高速缓存行的时效信息以减少对存储器的回写的数量。

在一个实施例中，本文公开了一种用于减少对存储器的回写的方法。该方法包括确定进入较低级高速缓存的读取请求是否是包含修改数据的高速缓存行，以及响应于确定该读取请求不是包含修改数据的高速缓存行，操纵高速缓存行的时效信息以减少对存储器的回写的数量。

在另一实施例中，本文公开了一种用于减少对存储器的回写的系统。该系统包括处理器和存储器。存储器存储程序代码，当在处理器上执行时，该程序代码执行用于管理存储器的操作。该操作包括确定进入较低级高速缓存的读取请求是否是包含修改数据的高速缓存行，以及响应于确定该读取请求不是包含修改数据的高速缓存行，操纵高速缓存行的时效信息以减少对存储器的回写的数量。

在另一实施例中，本文公开了一种计算机可读存储介质。该计算机可读存储介质上存储有指令，这些指令在由处理器执行时使处理器运行用于管理存储器的操作。该操作包括确定进入较低级高速缓存的读取请求是否是包含修改数据的高速缓存行，以及响应于确定该读取请求不是包含修改数据的高速缓存行，操纵高速缓存行的时效信息以减少对存储器的回写的数量。

附图说明

为了可以详细地理解本公开的上述特征的方式，可以通过参考实施例来实现对以上简要概述的本公开的更具体的描述，其中一些实施例在附图中示出。然而，应注意，附图仅示出本公开的典型实施例，并且因此不应被认为是对其范围的限制，因为本公开可以接受其他等效的实施例。

图1示出了根据一个实施例的计算系统。

图2示出了根据一个实施例的高速缓存的详细视图。

图3示出了根据一个实施例的用于当处理器将新的高速缓存行引入高速缓存时从该高速缓存中置换高速缓存行的常规方法。

图4示出根据一个实施例的用于从较低级高速缓存中逐出高速缓存行的改进的方法。

图5示出根据另一实施例的用于从较低级高速缓存中逐出高速缓存行的方法。

图6示出根据另一实施例的用于从较低级高速缓存中逐出高速缓存行的方法。

为了便于理解，在可能的情况下使用相同的附图标记来表示附图中共同的相同元件。预期在一个实施例中公开的元件可以有利地用于其他实施例而无需具体详述。

具体实施方式