[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底；在所述半导体衬底上形成介电层,所述介电层中形成有金属种子层；以所述金属种子层为刻蚀停止层，刻蚀所述介电层以在所述介电层中形成露出所述金属种子层的沟槽或通孔；在所述沟槽或通孔的侧壁上形成阻挡层；在所述沟槽或通孔底部的金属种子层上生长金属层，以完全填充所述沟槽或通孔。与现有工艺相比，本发明提出半导体器件的制造方法，可有效减少沟槽或通孔侧壁上形成悬突而致使沟槽或通孔的开口过早闭合的问题，进而减少在所述沟槽或通孔内的金属层中形成空隙的缺陷。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。

背景技术

在半导体的生产工艺中，随着随着CMOS器件的不断缩小，芯片内部的互连线的尺寸也需要相应地缩小，以便容纳更小尺寸的部件。在半导体制造工艺的过程中往往会先在介电层中形成一些孔洞，孔洞一般由通孔和沟槽构成，接着对孔洞填充材料，形成互连线。由于特征尺寸的不断缩小，互连线的尺寸也需要相应地缩小，现通常形成的都是深宽比(High aspect ratio)较大的孔洞。

而在现有技术中，通常采用PVD工艺沉积阻挡层和金属种子层，而由于PVD工艺是通过轰击靶材而溅射淀积的，因此极易形成沟槽侧壁顶部的突悬(overhang)，同时会出现底部厚、侧壁薄的情况。这样典型的形貌最终将导致开口过小而影响铜的电镀，无法形成无孔洞的缝隙填充(Gap Fill)，从而将导致所形成互连结构电迁移(EM，ElectronicMigration)失效，严重影响包含所形成互连结构的半导体器件的晶圆电性能测试(WAT，wafer acceptance test)以及晶圆测试(CP，circuit probing)的成品率。

因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上形成介电层,所述介电层中形成有金属种子层；

以所述金属种子层为刻蚀停止层，刻蚀所述介电层以在所述介电层中形成露出所述金属种子层的沟槽或通孔；

在所述沟槽或通孔的侧壁上形成阻挡层；

在所述沟槽或通孔底部的金属种子层上生长金属层，以完全填充所述沟槽或通孔。

示例性地，在所述半导体衬底上形成介电层的步骤包括：

在所述半导体衬底上形成第一介电层；

在所述第一介电层上形成金属种子材料层；

刻蚀所述金属种子材料层，以形成金属种子层，进而定义沟槽或通孔底部位置；

在所述金属种子层及第一介电层上沉积第二介电层。

示例性地，还包括进行平坦化处理，使所述金属层表面与介电层表面齐平的步骤。

示例性地，所述金属种子层为Co、Cu、Al、Ti、W、Ag、Au中的至少一种。

示例性地，所述金属种子层的厚度为1-10nm。

示例性地，所述金属种子层为下层互连线。

示例性地，所述介电层包括SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种。

示例性地，所述第一介电层和第二介电层的总厚度为100-400nm。

示例性地，所述阻挡层的形成方法为原子层沉积法。

示例性地，所述阻挡层为TaN层。