[发明专利]三维半导体器件

说明书

本公开提供了三维半导体器件。一种三维(3D)半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙，设置在基板中并位于沟道结构下面。

技术领域

本公开涉及一种半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体存储器件。

背景技术

半导体器件的更高的集成度正被实现以满足消费者对于优异的性能和低廉的价格的需求。在半导体器件的情形下，由于它们的集成度是决定产品价格的重要因素，所以期望提高的集成度。在通常的二维或平面半导体存储器件的情形下，由于它们的集成度主要由单位存储单元占据的面积决定，所以集成度极大地受精细图案形成技术的水平影响。然而，提高图案精细度所需的昂贵工艺设备对提高二维或平面半导体器件的集成度设置了实际限制。

为了克服这样的限制，已经提出包括三维布置的存储单元的三维半导体器件。

发明内容

本发明构思的示范性实施方式提供具有改善的电特性的三维半导体器件。

本发明构思的示范性实施方式提供高度可靠的三维半导体器件。

根据本发明构思的示范性实施方式，一种三维半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙(void)，设置在基板中并位于沟道结构下面。

根据本发明构思的示范性实施方式，一种三维半导体器件包括：多个栅电极，在垂直于基板的顶表面的第一方向上层叠在基板上；沟道结构，设置在通孔中，其中该通孔穿过该多个栅电极以及基板的至少一部分，并且沟道结构在第一方向上延伸；以及孔隙，设置在通孔中并位于沟道结构下面。沟道结构包括与基板接触的下半导体图案，并且下半导体图案包括形成孔隙的内表面的一部分的底表面。

根据本发明构思示范性实施方式，一种三维(3D)半导体器件包括：设置在基板上的下部栅电极；设置在基板上的多个上部栅电极，其中下部栅电极和该多个上部栅电极在垂直于基板的顶表面的方向上顺序地层叠在基板上；通孔，穿透下部栅电极、该多个上部栅电极以及基板的一部分；下半导体图案，设置在通孔的下部区域中并部分地设置在基板内；残余物层(residue layer)，包括碳和氧中的至少一种，设置在通孔的下部区域中且在下半导体图案下面；以及孔隙，设置在通孔的下部区域中且在残余物层和下半导体图案之间，其中孔隙的上边界由下半导体图案的底表面限定，孔隙的下边界由残余物层的上表面限定。

附图说明

通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的特征将变得更加明显，在附图中：

图1是示意性地示出根据本发明构思的示范性实施方式的三维半导体存储器件的单元阵列的电路图。

图2是示出根据本发明构思的示范性实施方式的三维半导体存储器件的透视图。

图3是根据本发明构思的示范性实施方式的沿图2的线I-I'截取的截面图。

图4是示意性地示出根据本发明构思的示范性实施方式的下半导体图案和设置在下半导体图案下面的孔隙的图。

图5A和图5B是根据本发明构思的示范性实施方式的分别沿图4的线A-A'和B-B'截取的截面图。

图6是根据本发明构思的示范性实施方式的图3的部分“Q”的放大图。

图7至图15是沿图2的线I-I'截取的截面图，用于示出根据本发明构思的示范性实施方式的制造三维存储器件的方法。

具体实施方式

以下将参照附图更全面地描述本发明构思的示范性实施方式。图1是示意性地示出根据本发明构思的示范性实施方式的三维(3D)半导体存储器件的单元阵列的电路图。