[发明专利]存储元件的制造方法

说明书

本发明提供一种存储元件的制造方法，包括于第一区的衬底上形成第一栅介电层。于第二区与第三区的衬底上形成第二栅介电层。于衬底上形成第一导体层。于第一导体层上直接形成第一介电层。移除第二区的部分第一介电层、部分第一导体层以及部分第二栅介电层。于第二区的衬底上依序形成第三栅介电层与第二导体层。于衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，其中隔离结构穿过第二介电层延伸至衬底中。本发明可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。

技术领域

本发明涉及一种半导体元件的制造方法，尤其涉及一种存储元件的制造方法。

背景技术

随着科技日新月异，半导体元件为了达到降低成本及简化工艺步骤的需求，将晶胞区(Cell Region)与周边区(Periphery Region)的元件整合在同一芯片上已逐渐成为一种趋势。三重栅氧化层(Triple Gate Oxide)工艺则是其中一种能将上述二者整合在同一芯片上的方法。

然而，在已知的三重栅氧化层工艺中，缓冲氧化层容易残留在浮置栅极之间，导致浮置栅极的电阻值升高、后续形成在浮置栅极上的接触窗的电阻值增加等问题，进而影响产品的效能、可靠度以及良率。

发明内容

本发明提供一种不具有形成缓冲氧化层步骤的存储元件的制造方法，其可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。

本发明提供一种不具有形成缓冲氧化层步骤的存储元件的制造方法，其可简化工艺并且降低生产成本。

本发明提供一种存储元件的制造方法，其步骤如下。提供衬底，此衬底具有第一区、第二区以及第三区。于第一区的衬底上形成第一栅介电层。于第二区与第三区的衬底上形成第二栅介电层。于衬底上形成第一导体层。于第一导体层上直接形成第一介电层。移除第二区的部分第一介电层、部分第一导体层以及部分第二栅介电层，以暴露第二区的部分衬底的表面。于第二区的衬底上依序形成第三栅介电层与第二导体层。于衬底上依序形成第三导体层与第二介电层。在衬底中形成多个隔离结构，其中隔离结构穿过第二介电层延伸至衬底中。

基于上述，本发明提供一种存储元件的制造方法，其利用三重栅氧化层工艺将晶胞区与周边区的元件整合在同一芯片上。另外，上述三重栅氧化层工艺不具有形成缓冲氧化层的步骤，因此，其可避免浮置栅极之间的缓冲氧化层残留的问题。如此一来，本发明的存储元件的制造方法便可降低浮置栅极以及接触窗的电阻值，进而提升产品的效能、可靠度以及良率。此外，相较于一种技术，由于本发明的存储元件的制造方法省略了形成缓冲氧化层步骤，因此，本发明可简化工艺并且降低生产成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1K为本发明的第一实施例的存储元件的制造流程剖面示意图；

图2A至图2K为本发明的第二实施例的存储元件的制造流程剖面示意图；

图3为本发明的第一实施例的存储元件的制造流程图；

图4为本发明的第二实施例的存储元件的制造流程图。

附图标记：

19：沟渠；

400：衬底；

410：深井区；

420：第一井区；

430：第一高压井区；

440、442、444：第二高压井区；

450：第一低压井区；

460：第二低压井区；