[发明专利]一种基于纠错回写技术提升非易失存储器性能的方法及非易失存储器结构

说明书

本发明涉及一种基于纠错回写技术提升非易失存储器性能的方法及非易失存储器结构，非易失存储器结构主要包括接口模块、逻辑控制模块、物理地址解析模块、读写驱动及感应放大模块、NVM阵列；结构简单，性能稳定；本方法会在每次读出数据时均进行纠错，并根据错误情况将纠错后的正确数据回写至原地址位，另外本发明还会采用定期扫描数据巡检的方式，将这些比特位读出，纠错并写回；同时，本发明还对存储数据设置了报警门限，每次纠错时，如果发现纠错数据段的RBER超过了该门限，则启动内部搬移程序，将该数据段从原地址搬移到新的地址存储，从而保证了新型NVM存储数据的可靠性；实时降低新型非易失存储器介质的原始出错率，保证数据可靠性。

技术领域

本发明涉及计算机技术领域，尤其涉及一种基于纠错回写技术提升非易失存储器性能的方法及非易失存储器结构。

背景技术

在存储器领域，有许多读写速度比闪存(FLASH Memory)更快的新型非易失存储介质，比如STT-MRAM(Spin-Transfer-Torque Magnetic Random Access Memory)，FRAM(Ferroelectric Random Access Memory)，PCRAM(Phase Change Random Access Memory)和RRAM(Resistance Random Access Memory)。这些介质既具备与闪存一样的非易失特性：在掉电状态下仍然可以稳定存储数据，同时读写速度和擦写寿命均高于闪存，因此得到了计算机业界的广泛关注。

作为非易失存储器，新型存储介质必须保证存储的数据的可靠性，但是随着新型存储器使用寿命的增加，以及工作环境(比如温度，震动，湿度等)变化，其某些比特位存储的信息会出错，因此为了保证存储可靠性，必须采用纠错算法对所存储的信息进行纠错。常见的纠错算法有汉明码(Hamming Code)，BCH算法，LDPC算法等，每种算法的纠错能力不同，纠错过程所耗费的时间和能耗也不同。通常来说，纠错能力越强，纠错能耗越大，纠错时间也越长。

由于新型存储介质的原始出错率(Raw Error Bit Rate，RBER)会随着时间的推移而逐渐增大，因此随着新型存储器的使用寿命增加，需要纠错能力更强的算法来保证数据可靠性。但是新型存储介质由于速度比闪存更快，往往被用于内存级或者存储级内存(Storage Classed Memory)，这些应用对存储器的读写性能要求极高，要求存储介质对读写请求的响应在纳秒级或者几十纳秒级，而由于每次读写都需要纠错处理，纠错性能强大的算法(如LDPC，BCH或Polar码)由于耗时过长，往往不能满足读写性能的要求。因此，在新型存储介质的整个使用生命周期中，需要解决其原始出错率逐渐升高的情况下，同时保证读写数据的可靠性和读写性能的问题。

发明内容

本发明为克服上述的不足之处，目的在于提供一种基于纠错回写技术提升非易失存储器性能的方法，本方法会在每次读出数据时均进行纠错，并根据错误情况将纠错后的正确数据回写至原地址位，相当于对新型NVM介质进行定期的巡检纠错，从而随时保持新型NVM中的RBER处于较低的水平，采用纠错回写方法即可完成纠错，另外本发明还会采用定期扫描数据巡检的方式，将这些比特位读出，纠错并写回；同时，本发明还对存储数据设置了报警门限，每次纠错时，如果发现纠错数据段的RBER超过了该门限，则判断该数据段所在的存储位元处于不可靠状态，则启动内部搬移程序，将该数据段从原地址搬移到新的地址存储，从而保证了新型NVM存储数据的可靠性。解决了针对在新型存储介质的整个使用生命周期中，其原始出错率逐渐升高而导致数据可靠性和读写性能无法同时保证的问题；实时降低新型非易失存储器介质的原始出错率，保证数据可靠性。

本发明另一目的在于提供一种非易失存储器结构，主要包括接口模块、逻辑控制模块、物理地址解析模块、读写驱动及感应放大模块、NVM阵列；结构简单，性能稳定。

本发明是通过以下技术方案达到上述目的：一种基于纠错回写技术提升非易失存储器性能的方法，包括如下步骤：