[发明专利]存储器读取电路及其读取方法

说明书

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器读取电路及其读取方法。

背景技术

存储器是数字集成电路中重要的组成部分，它更是构建基于微处理器的应用系统不可缺少的一部分。近年来，人们将各种存储器嵌入在处理器内部以提高处理器的集成度与工作效率，因此，存储器阵列及其外围电路的性能在很大程度上决定了整个系统的工作效率。

读取电路是存储器的外围电路的重要组成部分，读取电路通常被用来在对存储器的存储单元进行读操作时对存储单元位线(BL，Bit Line)上的微小信号进行采样变换并进行放大，从而确定存储单元内的存储信息。

读取电路的工作机制是通过将存储器的存储单元位线上的电流/电压与基准电流/电压比较而读取存储单元中的数据。更具体地说，读取电路的工作分为两个阶段，一是预充电阶段，即对选中的存储单元的位线预充电，二是比较阶段，即将选中的存储单元的位线电流/电压与基准电流/电压比较。在预充电阶段中，将位线的电位提升至能够在存储单元中产生足够大小的位线电流的水平；而在比较阶段中，将位线电流/电压与基准电流/电压进行比较并输出标准逻辑电平，从而起到放大位线信号的作用，便于读取数据。

参考图1中所示，将位线电流与基准电流的微小信号差放大为标准的逻辑状态“0”和“1”，然后输出。现有技术的读取电路至少存在如下缺陷：将位线电流与基准电流比较过程中，基准电流为逻辑“0”和“1”之间电流差的二分之一，使得逻辑“0”和“1”的电流与基准电流的间隔为逻辑“0”和“1”之间电流差的二分之一，电流间隔较小从而导致需要的读取时间过长，读取的可靠性低。

发明内容

本发明的目的在于，提供一种存储器的读取电路及其读取方法，解决现有技术中存储单元读取效率低、可靠性低的问题。

为解决上述技术问题，本发明提供一种存储器读取电路，包括：

存储器，包括阵列分布的存储单元；

依次与每一列的存储单元连接的多条位线；

比较器，包括正输入端和负输入端，所述多条位线依次交替连接至所述正输入端和所述负输入端；

地址译码器，所述地址译码器包括多个地址译码单元，每条位线上的所述存储单元通过一个所述地址译码单元与所述比较器连接，每两个相邻的地址译码单元连接相同的地址译码信号，且与所述两个相邻的地址译码单元连接的两个存储单元的逻辑状态相反。

可选的，所述存储器读取电路还包括依次与每一行的存储单元连接的多条字线，同一行的所述存储单元连接同一条字线。

可选的，所述存储单元包括串联在每条位线上的第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管的源极连接所述地址译码单元，所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的源极，所述第一PMOS晶体管的栅极连接所述字线，所述第二PMOS晶体管的漏极连接第一电源端，所述第二PMOS晶体管的栅极连接控制栅极线。

可选的，所述地址译码单元包括串联在每条位线上的第三PMOS晶体管和第四PMOS晶体管，且每两个相邻的第三PMOS晶体管的栅极连接相同的第一地址译码信号，每两个相邻的第四PMOS晶体管的栅极连接相同的第二地址译码信号，所述第三PMOS晶体管的源极连接所述比较器，所述第三PMOS晶体管的漏极连接所述第四PMOS晶体管的源极，所述第四PMOS晶体管的漏极连接所述存储单元。

可选的，还包括等电位电路，所述等电位电路连接于所述正输入端和所述负输入端之间，以使得所述正输入端和所述负输入端的电位相等。

可选的，所述等电位电路包括第五PMOS晶体管，所述第五PMOS晶体管的漏极连接所述正输入端，所述第五PMOS晶体管的源极连接所述负输入端，所述第五PMOS晶体管的栅极连接一等电位控制信号。

可选的，所述等电位电路包括第五PMOS晶体管和第一NMOS晶体管，所述第五PMOS晶体管的漏极连接所述第一NMOS晶体管的源极，所述第一NMOS晶体管的源极连接所述负输入端，所述第五PMOS晶体管的源极连接所述第一NMOS晶体管的漏极，所述第五PMOS晶体管的源极连接所述正输入端，所述第五PMOS晶体管的栅极连接一等电位控制信号，所述第一NMOS晶体管的栅极连接反相的等电位控制信号。

可选的，还包括预充电电路，所述预充电电路连接于所述正输入端和所述负输入端之间，用于对所述正输入端和所述负输入端进行充电。