[发明专利]高速高精度无采保流水线型模数转换器用时钟电路

说明书

本发明提供一种高速高精度无采保流水线型模数转换器用时钟电路，包括第一和第二占空比稳定电路以及第一至第N输出时钟缓冲器，第一占空比稳定电路产生一个可调节的小于50％占空比的时钟用于第一级流水线时序控制，第二占空比稳定电路产生一个50％占空比的时钟用于第二级至第N级流水线时序控制，第一输出时钟缓冲器对第一占空比稳定电路输出的时钟进行延迟修调，实现第一级流水线与后级流水线时序对齐，第二至第N输出时钟缓冲器对第二占空比稳定电路输出的时钟进行驱动。本发明采用两个占空比稳定电路串联，小于50％占空比时钟使得第一级流水线的时序分配最优化，减小运放设计难度，50％占空比时钟可以使得第二至第N级时序最优化，增大单元电路复用度。

技术领域

本发明属于时钟电路技术领域，具体涉及一种高速高精度无采保流水线型模数转换器用时钟电路。

背景技术

传统的流水线型模数(A/D)转换器结构如图1所示，使用采样保持电路(S/H)对输入信号进行采样，N级流水线完成输入信号的逐级量化。时钟电路产生流水线的工作时序，如图2所示，当然由于流水线的控制时序很杂，这里只关注每一级的主时钟而且忽略非交叠时间，Φ1p与Φ2p，Φ1n与Φ2n是两对反相时钟，在时钟Φ1p高电平期间，奇数级流水线级处于采样相，与此同时奇数级的每一级子ADC对输入信号进行粗量化；在时钟Φ1n高电平期间，奇数级流水线处于放大相，子DAC根据输入数字码得到相应的模拟电压，在求和节点相减得到残差信号并通过运算放大器放大，运算放大器的输出信号传递到下一级。在Φ2p高电平期间，偶数级进入采样相，如图2所示，Φ1n与Φ2p同相，Φ1p与Φ2n同相，也就是说，如果奇数级处于放大相时，偶数级就处于采样相；如果偶数级处于放大相时，奇数级就处于采样相，流水线级如此交替工作。这样时钟Φ1p、Φ2p、Φ1n和Φ2n的占空比就变得很关键了，因为会直接决定流水线级中采样相与放大相的时间分配，如果Φ1p的周期为T，占空比为40％，那么奇数级的采样时间为0.6*T，放大相时间为0.4*T；偶数级的采样时间为0.4*T，放大相时间为0.6*T，这会造成不同流水线级对运放性能的要求出现差异，不利于设计复用，所以通常使用占空比稳定电路把时钟占空比稳定在50％，那么每一级的采样时间和建立时间都等于0.5*T，从而达到简化设计的目的。

基于当今的绿色环保理念，低功耗成为电路设计的一个关键指标，流水线A/D转换器通常采用无采保结构，如图3所示，没有独立的采保电路，采保功能集成到第一级流水线内，在采样相期间，流水线第一级直接看到的是输入信号，这是一个不断变化的值，其采样值只有在采样相终结以后才能得到，所以第一级流水线的子ADC不能在采样相就对输入信号进行量化，导致第一级流水线的控制时序发生了一些变化。如图4所示，第一级流水线级在时钟Φ1p高电平期间完成采样，但是本申请的发明人研究发现，第一级流水线的子ADC并不在Φ1p高电平期间就对输入信号进行量化，而是等待Φ1n高电平到来以后才开始工作，并把量化的数字码传递给子DAC，在求和节点相减得到残差，然后运算放大器才对这个残差进行放大，因而这极大地压缩了第一级流水线的放大相时间，造成了第一级流水线中运算放大器的设计变得非常困难，特别是对于高速高精度A/D转换器，譬如14位1G采样率，要求第一级运放到达6G的带宽，无采保流水线第一级运算放大器成为一个设计瓶颈，因此必须寻求适合于高速A/D转换器的时钟分配方案来减轻运放的设计难度。

发明内容

针对现有技术中第一级流水线的子ADC并不在Φ1p高电平期间就对输入信号进行量化，而是等待Φ1n高电平到来以后才开始工作，因而这极大地压缩了第一级流水线的放大相时间，造成了第一级流水线中运算放大器的设计变得非常困难，特别是对于高速高精度A/D转换器的技术问题，本发明提供一种高速高精度无采保流水线型模数转换器用时钟电路。

为了实现上述目的，本发明采用如下技术方案：

一种高速高精度无采保流水线型模数转换器用时钟电路，包括第一占空比稳定电路、第二占空比稳定电路和第一至第N输出时钟缓冲器，N为流水线的级数；其中，