[发明专利]堆叠纳米线制造方法

说明书

本发明提供了一种堆叠围栅纳米线制造方法，包括：a)在半导体衬底上形成掩模层；b)在掩模层上形成嵌段共聚物；c)使嵌段共聚物定向自组装，形成第一区域和第二区域；d)去除第一区域保留第二区域以形成预定图案；e)根据预定图案对掩膜层进行刻蚀，以形成掩模层图案；f)根据掩模层图案，刻蚀半导体衬底以形成沟槽；g)在沟槽的底部及侧壁采用钝化性气体形成聚合物保护层；以及h)重复执行步骤f)和步骤g)，以形成堆叠围栅纳米线。本发明利用自组装技术可以获得纳米尺度的器件结构，特别是采用的制备方法与当前普遍使用的半导体制造技术相兼容，并且纳米线制备技术更为简单，且纳米线尺寸较易控制，不同层间对准性好。

技术领域

本发明涉及集成电路领域中的新型器件制造方法，更具体地说，涉及一种堆叠纳米线制造方法。

背景技术

自进入22nm技术节点以来，新型器件结构的研究一直是纳米器件领域的热点。当前研发的主流趋势是多栅MOSFET，即通过增加栅的数量来提高栅控能力，使器件电流驱动能力更强，对短沟道效应抑制能力更好，是面向未来尺寸微缩最有效的解决途径。

目前对多栅MOSFET的研究大多集中于FinFET和纳米线围栅结构，它们被普遍认为是适应特征尺寸不断减小趋势下未来CMOS器件最具潜力的解决方案。纳米线围栅器件拥有全包围的栅，这种结构被认为是多栅器件的终极形态，它卓越的栅控能力能够有效地抑制极小纳米尺寸下的短沟道效应，是面向10nm以下节点硅基器件最具潜力的解决方案。但是这种结构在工艺集成上还面临着很多挑战，例如，堆叠式纳米线的形成问题，全包围假栅电极的刻蚀问题，HK/MG带来的纳米线沟道间的薄膜生长问题，纳米线的源漏接触电阻较大等问题。

10nm及以下节点围栅纳米线器件的制备依赖于光刻图形的形成，对器件尺寸的孜孜以求不断推动着光刻技术的持续向前发展，某种意义上可以说光刻技术是支撑先进的集成电路器件更新换代的核心制造技术之一，每一代新的集成电路的出现，总是以光刻工艺实现更小特征尺寸为主要技术标志的。目前，工业界采用的193nm光刻，并结合浸没式光刻技术、双(多)重图形曝光技术，已经将193nm光学光刻技术延伸到了32nm、20nm甚至到16/14nm节点。然而，极高的工艺开发成本、工艺复杂性及光刻本身的物理限制，制约着现有的光刻技术的进一步发展，尤其在面临更小尺寸的图形制作时存在有很大的局限性，业内急需一种能够兼顾精度与成本的解决方案。

嵌段共聚物(Block Copolymer)自组装是一种全新的“自下而上”(Bottom-up)的加工技术，由于它是从分子水平出发进行纳米结构的构建，因此可以形成从几个纳米到数百纳米、分辨率几乎连续可调的各种各样井然有序的纳米结构。相反，传统的光刻技术无论是光学曝光、电子束曝光、纳米压印及EUVL等这些图形定义技术还是等离子体刻蚀技术，都主要是基于物理方法在大块的衬底上制作微米乃至纳米尺度的结构或器件，属于“自上而下”(Top-down)的加工方式。由于嵌段共聚物中共价键连接嵌段在化学上的不相容性而易发生自组装，利用嵌段共聚物分子的微观相分离作用，可以方便地获得长程有序的周期性结构，这些周期性结构包括球状相(Sphere phase)、柱状相(cylinder phase)、层状相(lamella phase)和双螺旋相(double-gyriod phase)等。

利用以上嵌段共聚物的特性，使其在薄膜、孔、槽中进行定向自组装(DirectedSelf-assembly，DSA)，可以形成不同的纳米结构图案。定向自组装是一种潜力巨大的自下而上(Bottom up)的纳米图形加工技术。使用嵌段共聚物材料通过DSA技术能够在高度有序的二维薄膜上形成规则的纳米结构，而以传统的光学曝光技术很难在这个尺度上进行图案化加工。因此，利用DSA技术替代传统光学曝光技术进行微纳电子器件加工，具有成本低廉、图形分辨率高、边缘粗糙度低等优点，在大面积规则图案制作、通孔制作方面有其独特的优势，在近几年已经引起广泛关注。