[发明专利]一种基于FinFET器件的时钟控制触发器

说明书

本发明公开了一种基于FinFET器件的时钟控制触发器，包括第一反相器和第二反相器构成的时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成的主锁存器，第五反相器、第六反相器、第三FinFET管和第四FinFET管构成的从锁存器，主锁存器和从锁存器的工作状态均由时钟控制触发器的时钟信号输入端输入的时钟信号控制，在该时钟信号控制下主锁存器和从锁存器交替工作；优点是在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

技术领域

本发明涉及一种时钟控制触发器，尤其是涉及一种基于FinFET器件的时钟控制触发器。

背景技术

触发器属于数字电路较为基础的电路之一，在数字电路中扮演着重要的角色。时序逻辑电路由存储电路和组合逻辑构成，存储部件用于保持时序逻辑电路的逻辑状态，触发器作为一种存储电路，在数字电路系统中起着重要作用。随着VISL技术的不断进步，数字系统的运行速度和功耗要求不断提高，对触发器性能的要求也更加苛刻，要求触发器应该具有低功耗和短延时。触发器的速度、功耗以及面积等的性能将直接影响到整个集成电路的整体性能。

延时、功耗和功耗延时积是体现触发器性能的主要三个因素，优化这三个因素可以优化触发器的性能从而提高整体系统的性能，其中，功耗延时积为功耗和延时的乘积，单位为焦耳，因此功耗延时积是能量的衡量，可以作为一个开关器件性能的度量。在功耗延时积基本不变的情况下，面积也是制约电路一个重要因素。

FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的时钟控制触发器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的时钟控制触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的时钟控制触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器；所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管；所述的第一反相器和所述的第二反相器的电路结构相同，所述的第三反相器和所述的第五反相器的电路结构相同，所述的第四反相器和所述的第六反相器的电路结构相同；所述的第一反相器的输入端为所述的时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅和所述的第四FinFET管的背栅连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第二FinFET管的源极接地，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的时钟控制触发器的正相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的时钟控制触发器的反相信号输出端；所述的第一FinFET管和所述的第三FinFET管的鳍的数量为4，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为2。