[发明专利]存储器以及位线驱动电路

说明书

本发明提供一种存储器以及位线驱动电路，所述位线驱动电路包括：第一NMOS晶体管，栅极和漏极连接第一电源端；第一PMOS晶体管，栅极连接第一输入端，源极连接所述第一NMOS晶体管的源极，漏极连接一第一节点；第二NMOS晶体管，栅极连接所述第一输入端，源极连接第二电源端，漏极连接所述第一节点；第二PMOS晶体管，栅极连接第三电源端，漏极连接位线，源极连接所述第一节点。对存储器进行编程操作时，未选中的位线的电压最高为第三电源端的电压与第二PMOS晶体管的阈值电压之和，将未选中的位线的电压钳位住，避免未选中的位线由于电容耦合而形成高电位，从而对存储单元进行误操作。

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器以及位线驱动电路。

背景技术

在信息时代，信息存储是信息技术中最重要的技术内容之一，电可擦可编程只读存储器(EEPROM)、快闪(Flash)存储器等存储器得到越来越广泛的应用。

存储器的结构示意图参考图1中所示，存储器包括存储单元101形成的存储阵列、与存储单元连接的多条位线BL、多条字线WL以及多条控制栅极线CG，通过位线BL、字线WL以及控制栅极线CG实现对存储单元101进行选中以及信息访问。为了实现存储单元101的信息访问，比如对存储单元进行读取操作或编程操作，存储器需要在不同的电平之间转换以获得所需的操作电压。比如，在存储器的不同操作模式里，存储器的驱动电路需要对目标存储单元101提供不同的访问电压至位线及字线。

参考图2中所示，现有技术中位线BL的驱动电路包括四个晶体管，PMOS晶体管P1、NMOS晶体管N1、NMOS晶体管N2以及NMOS晶体管N3，其中，PMOS晶体管P1以及NMOS晶体管N2连接电源端VPP，PMOS晶体管P1、NMOS晶体管N1的栅极均连接输入端IN0，NMOS晶体管N3的栅极连接输入端IN1，漏极连接位线BL。对存储单元101进行编程操作时，选中的位线BL中，输入端IN0为低电平，输入端IN1为低电平，PMOS晶体管P1、NMOS晶体管N2打开，NMOS晶体管N1、NMOS晶体管N3关闭，该位线BL上的电压为电源端VPP的电压减去NMOS晶体管N2的阈值电压。然而未选中的位线BL中，输入端IN0为电源端VPP的电压，IN1为低电平，PMOS晶体管P1、NMOS晶体管N2、NMOS晶体管N3关闭，NMOS晶体管N1打开，该位线BL处于悬空状态。

然而，随着半导体制造工艺越来越先进，相邻的位线BL线间距越来越小，使得相邻位线BL之间的电容耦合也越来越大。由于编程操作中，未选中的位线BL处于悬空状态，易与邻近的位线BL之间电容耦合而成为高电位，从而对存储单元进行误操作。

发明内容

本发明的目的在于，提供一种位线驱动电路，解决现有技术中对存储单元进行编程操作时，未选中的位线由于电容耦合而导致的误操作的问题。

为解决上述技术问题，本发明提供一种位线驱动电路，包括：

第一NMOS晶体管，所述第一NMOS晶体管的栅极和漏极连接第一电源端；

第一PMOS晶体管，所述第一PMOS晶体管的栅极连接第一输入端，源极连接所述第一NMOS晶体管的源极，漏极连接一第一节点；

第二NMOS晶体管，所述第二NMOS晶体管的栅极连接所述第一输入端，源极连接第二电源端，漏极连接所述第一节点；

第二PMOS晶体管，所述第二PMOS晶体管的栅极连接第三电源端，漏极连接位线，源极连接所述第一节点。

可选的，还包括第三NMOS晶体管，所述第三NMOS晶体管的栅极连接第二输入端，源极连接所述第二电源端，漏极连接所述位线。

可选的，所述第一PMOS晶体管的源极电压为所述第一电源端的电压与所述第一NMOS晶体管的阈值电压的差值。