[发明专利]用于器件制造的通过对氧化物层的原子层去除的过渡金属干法蚀刻

说明书

说明了用于器件制造的通过氧化物层的原子层去除的过渡金属干法蚀刻以及所得到的器件。在示例中，一种对膜进行蚀刻的方法，包括使包含过渡金属的膜的过渡金属物质的表面层与分子氧化剂物质反应。该方法还包括去除反应后的分子氧化剂物质的挥发性碎片以提供过渡金属物质的氧化表面层。该方法还包括使过渡金属物质的氧化表面层与分子蚀刻剂反应。该方法还包括通过挥发去除过渡金属物质的反应后的氧化表面层和反应后的分子蚀刻剂。

技术领域

本发明的实施例属于半导体结构和工艺领域，具体而言，用于器件制造的通过对氧化物层的原子层去除的过渡金属干法蚀刻以及所得到的器件。

背景技术

过去几十年中，集成电路中的特征的缩放是日益增长的半导体工业背后的驱动力。缩放到越来越小的特征实现了在半导体芯片的有限基板面上的功能单元的密度的增大。

在第一方面，集成电路通常包括导电的微电子结构，它们在本领域中称为过孔，用以将过孔上方的金属线或其它互连件电连接到过孔下方的金属线或其它互连件。过孔典型地通过光刻工艺形成。有代表性地，可以将光致抗蚀剂层旋涂在电介质层上，使光致抗蚀剂层通过经图案化的掩模曝光于经图案化的光化辐射，随后可以对经曝光的层进行显影以便在光致抗蚀剂层中形成开口。接下来，通过将光致抗蚀剂层中的开口用作蚀刻掩模可以在电介质层中蚀刻用于过孔的开口。这个开口被称为过孔开口。最后，可以用一种或多种金属或其它导电材料填充过孔开口以形成过孔。

在过去，逐步减小了过孔的尺寸和间隔，预计将来过孔的尺寸和间隔会继续逐步减小，至少对于一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)。过孔尺寸的一个量度是过孔开口的临界尺寸。过孔间隔的一个量度是过孔间距。过孔间距表示最接近的相邻过孔之间的中心到中心的距离。当通过这种光刻工艺以极小的间距来图案化极小的过孔时，会存在几个难题，尤其是当间距约为70纳米(nm)和/或更小时和/或当过孔开口的临界尺寸约为35nm或更小时。

一个此类难题是过孔与上覆互连件之间的重叠和过孔与下方连接盘互连件(landing interconnect)之间的重叠通常需要被控制为约四分之一过孔间距的高容限。随着过孔间距随着时间的推移而不断缩小，重叠容限往往以甚至大于光刻设备所能够保持的速度而随之一起缩小。另一个此类难题是过孔开口的临界尺寸通常往往比光刻扫描仪的分辨能力更快地缩小。存在用以缩小过孔开口的临界尺寸的缩小技术。然而，缩小量往往受到最小过孔间距的限制，并且受到缩小工艺足够光学临近效应修正(OPC)中性的能力的限制，而不显著地损害线宽度粗糙度(LWR)和/或临界尺寸均匀性(CDU)。又一个此类难题是光致抗蚀剂的LWR和/或CDU特性通常随着过孔开口的临界尺寸减小而需要改进，以便保持临界尺寸预算的相同总体比例。但当前，大多数光致抗蚀剂的LWR和/或CDU特性的改进不如过孔开口的临界尺寸减小得快。另一个此类难题是极小的过孔间距通常往往低于极紫外(EUV)光刻扫描仪的分辨能力。结果，通常会使用两个、三个或更多个不同的光刻掩模，这往往增大了成本。在某一点，如果间距继续减小，即使用多个掩模也不可能使用EUV扫描仪为这些极小的间距打印过孔开口。此外，这种开口的金属填充物可能更成问题。

因而，在过孔和相关的互连件制造技术领域需要改进。

在第二方面，随着器件尺寸继续缩小，诸如三栅极晶体管之类的多栅极晶体管已经变得越来越普遍。在常规工艺中，三栅极或其它非平面晶体管通常被制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，由于体硅衬底较低的成本和与现有的高产量体硅衬底下部构造(infrastructure)的兼容性而优选体硅衬底。然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量的增加，对用于制造这些构建块的半导体工艺的限制成为压倒性的问题。

因此，在非平面晶体管制造技术领域需要改进。

附图说明

图1示出了根据本发明的实施例的钴层的原子级蚀刻方案中的操作。