[发明专利]用于融合乘法-乘法指令的装置和方法

说明书

在本发明的一个实施例中，一种处理器设备包括存储位置，所述存储位置被配置为用于存储源紧缩数据操作数集合，所述操作数各自具有多个紧缩数据元素，所述紧缩数据元素根据所述操作数之一内的立即数位值而为正或负。所述处理器还包括：解码器，所述解码器用于对需要输入多个源操作数的指令进行解码；以及执行单元，所述执行单元用于接收所解码的指令并且生成作为所述源操作数之积的结果。在一个实施例中，将所述结果存储回所述源操作数之一中，或者将所述结果存储到独立于所述源操作数的操作数中。

技术领域

本公开涉及微处理器，并且更具体地涉及用于对微处理器中的数据元素进行操作的指令。

背景技术

为了提高多媒体应用以及具有类似特征的其他应用的效率，在微处理器系统中已经实现了单指令多数据(Single Instruction,Multiple Data，SIMD)架构，以使得一条指令能够并行地在若干个操作数上操作。特别地，SIMD架构利用将许多数据元素紧缩在一个寄存器或连续的存储器位置中。利用并行硬件执行，通过一条指令对多个分开的数据元素执行多个操作。这通常产生显著的性能优点，然而，以增加的所需逻辑和因此更大的功耗为代价。

附图说明

以附图部分中的这些图通过举例的方式而非通过限制性的方式展示了本发明，在附图中类似的参考标记指示相似的元件。

图1A是框图，展示了根据本发明的实施例的示例性有序获取、解码、引退流水线和示例性寄存器重命名、乱序发布/执行流水线两者。

图1B是框图，展示了根据本发明的实施例的有序获取、解码、引退核的示例性实施例以有待包含在处理器中的示例性寄存器重命名、乱序发布/执行架构核的示例性实施例两者。

图2是根据本发明的实施例的具有集成存储器控制器和图形的单核处理器和多核处理器的框图；

图3展示了根据本发明的一个实施例的系统的框图；

图4展示了根据本发明的实施例的第二系统的框图；

图5展示了根据本发明的实施例的第三系统的框图；

图6展示了根据本发明的实施例的片上系统(SoC)的框图；

图7展示了对照根据本发明的实施例的用于将源指令集中的二进制指令转换为目标指令集中的二进制指令的软件指令转换器的使用的框图；

图8A和图8B是框图，展示了根据本发明的实施例的通用向量友好指令格式及其指令模板；

图9A至图9D是框图，展示了根据本发明的实施例的示例性专用向量友好指令格式；并且

图10是根据本发明一个实施例的寄存器架构的框图；

图11A是根据本发明的实施例的单个处理器核连同其与裸片上互连网络的连接以及其二级(L2)高速缓存的本地子集的框图；并且

图11B是根据本发明的实施例的图9A中的处理器核的一部分的放大视图。

图12至图15是流程图，展示了根据本发明的实施例的融合乘法-乘法操作。

图16是根据本发明的实施例的融合乘法-乘法操作的方法的流程图。

图17是框图,展示了处理设备中的数据接口。

图18是流程图，展示了用于在处理设备中实现融合乘法-乘法操作的第一替代示例性数据流。

图19是流程图，展示了用于在处理设备中实现融合乘法-乘法操作的第二替代示例性数据流。

具体实施方式