[发明专利]非易失性存储器装置及其存储方法和编程方法

说明书

非易失性存储器装置及其存储方法和编程方法。公开一种利用多页编程在非易失性存储器装置中存储信息或数据的方法。该方法在一个方面能够激活第一漏极选择栅(“DSG”)信号。在响应于第一漏极选择栅信号的激活在第一时钟周期期间从位线(“BL”)加载第一数据至第一存储器块的非易失性存储器页之后，第一DSG信号被解激活。在激活第二DSG信号时，从BL加载第二数据至第二存储器块的非易失性存储器页。第一数据和第二数据被同时分别写入第一存储器块和第二存储器块。

优先权

本申请要求基于2014年9月6日提交的美国临时专利申请第62/046,902号的优先权益，其名称为“利用多页编程的NAND闪速存储器”，在此其整体通过引用并入本文中。

技术领域

本发明的示例性实施方式涉及半导体及集成电路领域。更特别地，本发明的示例性实施方式涉及非易失性存储器装置领域。

背景技术

非易失性存储器，诸如基于NAND或NOR的闪速存储器，广泛地使用于现今的科技领域。非易失性存储器独特的单元和阵列结构提供了小单元尺寸、高密度、低写入电流、以及较高的数据吞吐量。举例而言，诸如基于NAND的闪速存储器的非易失性存储器变为用于各种装置和系统的主流存储存储器，例如存储卡、USB闪速驱动器、以及固态硬盘。闪速存储器的一些示例性应用包括个人计算机、PDA、数字音频播放器、数码相机、移动电话、合成器、视频游戏机、科学仪器、工业机器人、以及医用电子仪器等。举例而言，NAND闪速存储器技术已达16纳米(“nm”)，并且它的单芯片密度可达到128吉比特(“Gb”)的存储容量。

然而，与常规的基于NAND的闪速存储器相关的问题是它具有相对低的编程速度。低的编程速度和/或清除速度的原因为常规的NAND闪速存储器执行单页编程。对于一些应用，非易失性存储器存储中的低的编程速度和/或清除速度变为限制和/或缺点。

发明内容

公开一种利用多页编程在非易失性存储器装置中存储信息或数据的方法。该方法在一个方面能够激活第一漏极选择栅(“DSG”)信号。在响应于第一漏极选择栅信号的激活在第一时钟周期期间从位线(“BL”)加载第一数据至第一存储器块的非易失性存储器页之后，第一DSG信号被解激活。在激活第二DSG信号时，从BL加载第二数据至第二存储器块的非易失性存储器页。第一数据和第二数据被同时分别写入第一存储器块和第二存储器块。

本发明的附加特征和优点从下文的详细说明、附图和权利要求将变得显而易见。

附图说明

本发明的示例性实施方式将从以下给出的详细描述并且从本发明的各个实施方式的附图更完整地理解，然而其并非用以将本发明限制于特定实施方式，而仅为说明及理解之用。

图1是例示根据本发明的一个实施方式的能够同时对多个页进行编程的非易失性存储器阵列100的框图；

图2是例示根据本发明的一个实施方式的能够在给定时间内对多个半页进行编程和/或清除的非易失性存储器装置的框图；

图3是例示根据本发明的一个实施方式的能够提供多页编程方案的NAND闪速存储器阵列的布局的框图；

图4是例示根据本发明的一个实施方式的用于对NAND闪速存储器阵列寻址的X解码器的较详细的视图的框图；

图5是例示根据本发明的一个实施方式的示例性页缓冲器阵列的框图；

图6是例示根据本发明的一个实施方式的用于垂直块以及水平块的NAND闪速存储器阵列600的框图；

图7是例示根据本发明的一个实施方式的添加位线电容器的示例性NAND闪速存储器阵列的框图；

图8至图11B是例示根据本发明的一个实施方式的MPS操作的时钟波形图；