[实用新型]锁相环

说明书

技术领域

本实用新型有关于锁相环，特别是有关于一种具有降频单元的锁相环。

背景技术

随着科技的进步，芯片的复杂度及时钟信号的频率的快速增加，同时系统 也要求使用稳定的时钟信号，锁相环得到了广泛的应用。然而锁相环在启动的 过程中，需要给滤波电容充电到压控振荡器所需要的稳定电压，一般时间都比 较长，而能够快速锁定的锁相环会大大的节约系统的时间，提高系统效率，因 此在更多的领域提出了减小锁相环锁定时间的需求。锁相环是一个非线性系统， 锁定时间与参考时钟频率、带宽、压控振荡器初始振荡频率以及相位频率侦测 单元的特性都有关系。

实用新型内容

有鉴于此，本实用新型提供一种锁相环，包括降频单元、相位频率侦测单 元、电荷泵、滤波单元以及压控振荡器单元。降频单元降低输入时钟的频率， 用以产生参考时钟，并降低输出时钟的频率，用以产生回授时钟。相位频率侦 测单元耦接降频单元，并根据参考时钟及回授时钟的相位差，产生侦测信号。 电荷泵耦接相位频率侦测单元，并根据侦测信号调整控制电压。滤波单元耦接 电荷泵，并滤除控制电压的高频噪声。压控振荡器单元耦接滤波单元，并根据 控制电压产生输出时钟。

在一实施例中，本实用新型的锁相环还包括设定单元，用以将控制电压设 定在一初始值，以加快锁相环进入锁定状态的速度。

在另一实施例中，本实用新型的降频单元包括第一处理模块、第二处理模 块以及第三处理模块。第一处理模块耦接相位频率侦测单元，并处理输入时钟， 用以产生参考时钟。第二处理模块耦接压控振荡器单元，并处理输出时钟，用 以产生第一时钟。第三处理模块耦接于第二处理模块与相位频率侦测单元之间， 并处理第一时钟，用以产生回授时钟。

在另一实施例中，第一至第三处理模块均为分频器，其中第一处理模块根 据第一默认值对输入时钟进行分频，第二处理模块根据一第二默认值对输出时 钟进行分频，第三处理模块根据一第三默认值对第一时钟进行分频。第一默认 值可能相同或不同于第二及第三默认值的至少一个。

为让本实用新型的特征和优点能更明显易懂，下文特举出较佳实施例，并 配合所附图式，作详细说明如下：

附图说明

图1为本实用新型的锁相环的一可能实施例；

图2为本实用新型的锁相环的另一可能实施例；

图3为本实用新型的降频单元的一可能实施例。

具体实施方式

图1为本实用新型的锁相环的可能实施例。如图所示，锁相环100包括降 频单元110、相位频率侦测单元(PhaseFrequencyDetector，PFD)120、电荷泵 (ChargePump，CP)130、滤波单元140以及压控振荡器单元150。在一实施 例中，锁相环100应用在时钟数据恢复(ClockandDataRecovery；CDR)电路 中。

降频单元110降低输入时钟INCLK，用以产生参考时钟REFCLK，并降低 输出时钟OUTCLK的频率，用以产生回授时钟FBCLK。本实用新型并不限制 降频单元110的电路架构。只要能够降低输入时钟INCLK及输出时钟OUTCLK 的频率的电路，均可作为降频单元110。

相位频率侦测单元120耦接降频单元110，并根据参考时钟REFCLK及回 授时钟FBCLK的相位差，产生侦测信号121。在本实施例中，侦测信号121包 括侦测脉冲UP以及侦测脉冲DN。当参考时钟REFCLK的上升沿领先回授时钟 FBCLK的上升沿时，相位频率侦测单元120使能侦测脉冲UP，当参考时钟 REFCLK的上升沿落后回授时钟FBCLK的上升沿时，相位频率侦测单元120 使能侦测脉冲DN，脉冲宽度和两个时钟的相位差成正比。

然而，当参考时钟REFCLK的频率非常高时，其相位变化也特别快，参考 时钟和回授时钟相位差在整数倍周期附近的机率变大，相位频率侦测单元120 产生周期滑动(cycleslip)以及反向增益的现象变得严重。此时，锁相环100 需花费更多的时间才能锁定输出时钟OUTCLK的频率。在本实施例中，由于降 频单元110预先降低输入时钟INCLK的频率，因而减少相位频率侦测单元120 发生周期滑动以及反向增益的机率，进而加快锁相环100锁定输出时钟 OUTCLK频率的速度。