[实用新型]时钟移相电路

说明书

技术领域

本实用新型属于电子电路领域，涉及一种时钟移相电路。

背景技术

时钟频率，是指同步电路中时钟的基础频率，它以“若干次周期每秒”来度量，量度单位采用SI单位赫兹（Hz）。数字电路及模拟电路芯片中众多的晶体管全都工作在开关状态，它们的导通和关断动作无不是按照时钟信号的节奏进行的。如果时钟频率过高，就可能出现晶体管的状态来不及变化的情况，产生死锁或随机性误操作。同时，由于电路工作状态的需要，时钟的相位需要进行调整，现有的时钟相位调整通常依赖单独的芯片实现，提高成本的同时占据了PCB板的面积。

实用新型内容

为克服现有技术的缺陷，本实用新型公开了一种时钟移相电路。

本实用新型所述时钟移相电路，包括时钟输入级、电容、电平检测电路、上拉电路、下拉电路、时钟输出级和逻辑控制电路，时钟输入级的输出端与电平检测电路的输入端连接于A点，A点还连接有电容、及上拉电路和下拉电路的输出端，电容另一端接固定直流电平，所述电平检测电路对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路与时钟输入级、上拉电路和下拉电路连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。

具体的，所述时钟输入级和时钟输出级由一个RS触发器实现，时钟信号从RS触发器的R端输入，Q端输出；QN端与A点连接，S端与电平检测电路的输出端连接。

具体的，所述上拉电路为PMOS管、下拉电路为NMOS管，PMOS管和NMOS管的栅极均与逻辑控制电路连接。

具体的，所述电平检测电路为反相器或比较器。

具体的，所述逻辑控制电路为一个反相器或大于1的奇数个反相器串联实现。

采用本实用新型所述的时钟移相电路采用在时钟的上升或下降沿时开始对电容充放电，电容充电或放电到电平检测电路的检测电平时再翻转信号，造成信号输出沿的延时，电路原理简单，便于在集成电路现有工艺中实现集成，无须外围分离电子元件支持，实现时钟缓冲功能的同时降低了电路成本。

附图说明

图1示出本实用新型一种具体实施方式结构示意图；

图中附图标记名称为：1.逻辑控制电路2.检测基准电压3.电容6.电平检测电路 7.时钟输入端口 8.上拉电路 9.下拉电路 10.时钟输出端。

具体实施方式

下面结合附图，对本实用新型的具体实施方式作进一步的详细说明。

本实用新型所述时钟移相电路包括时钟输入级、电容3、电平检测电路6、上拉电路8、下拉电路9、时钟输出级和逻辑控制电路1，时钟输入级的输出端与电平检测电路6的输入端连接于A点，A点还连接有电容3、及上拉电路8和下拉电路9的输出端，电容另一端接固定直流电平，优选可以接地；所述电平检测电路6对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路1与时钟输入级、上拉电路8和下拉电路9连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。

时钟信号从时钟输入端口7输入，当时钟信号上升沿通过时钟输入级后，上拉电路8开始工作，此时下拉电路9关闭，上拉电路8对电容3进行充电，充电至高于电平检测电路的检测电平时，电平检测电路输出信号从低变高，充电时间即为时钟信号上升沿和电平检测电路输出信号上升沿之间的延时。在时钟信号的高电平阶段，电容电压被上拉电路拉升至电源电压。当时钟信号下降沿通过时钟输入级，下拉电路工作，同时上拉电路关闭，对电容进行放电，放电至低于电平检测电路的检测电平时，电平检测电路输出信号从高变低，放电时间即为时钟信号下降沿和电平检测电路输出信号下降沿之间的延时。这里假设电平检测电路的延时可以忽略不计，实际上，通常电平检测电路的延时与电容充放电延时相比相当小，并且由于电平检测电路的延时难以精确控制，因此延时长短的设计重点在于电容充放电时间和电平检测电路的检测精度。

上述电路结构采用在时钟的上升或下降沿时开始对电容充放电，电容充电或放电到电平检测电路的检测电平时再翻转信号，造成信号输出沿的延时。

给出若干可以组合优选的实施方式，例如上拉和下拉电路可以采用电流源实现，电流源在设计上容易实现互相匹配，使上拉电流和下拉电流在各种条件下都相等。并且以现有技术，恒温电流源容易实现，使充电和放电电流不随温度变化而变化。相对RC延时，电流源充放电延时避免了电阻随工艺偏差带来的延时漂移。