[发明专利]数字锁相环电路及其方法

权利要求书

1.一种数字锁相环电路，包含：

参考时钟产生器，用以提供参考时钟信号；

数字滤波器，用以提供过滤的数字码；

数字控制振荡器，耦合至该数字滤波器以接收该过滤的数字码并提供输出信号；

分频器，耦合以接收该输出信号以提供分频信号；以及

相位延迟量化器，耦合至该分频器、该参考时钟产生器和该数字滤波器，并操作以量化在该参考时钟信号和该分频信号之间的相位延迟，及根据来自该分频器和该参考时钟产生器的信号以提供数字码至该数字滤波器，该相位延迟量化器由多个内插延迟级所组成，每个延迟级均有内插功能。

2.根据权利要求1所述的电路，其中，数字滤波器为高频宽、高衰减量的数字滤波器。

3.根据权利要求1所述的电路，其中该参考时钟产生器包含晶体振荡器。

4.根据权利要求1所述的电路，其中该相位延迟量化器包含的所述多个内插延迟级为包含内插功能的延迟单元，并以环状结构排列，以最小化功率消耗及物理面积。

5.根据权利要求1所述的电路，其中该相位延迟量化器包含的所述多个内插延迟级的延迟时间短于门延迟时间。

6.根据权利要求5所述的电路，其中该相位延迟量化器包含码减法器以减去该参考时钟信号及该分频信号所产生的码，以量化所述信号边缘间的延迟时间。

7.根据权利要求5所述的电路，其中该相位延迟量化器包含环计数器以记录执行在该数字锁相环电路内的缓冲级间的完整环的数目。

8.一种锁相环的方法，包含：

提供参考时钟信号；

通过数字滤波器提供过滤的数字码；

接收该过滤的数字码并提供输出信号；

接收该输出信号并提供分频信号；

以过采样以外的手段，透过提供多个内插延迟级量化该参考时钟信号和该分频信号之间的相位延迟；以及

提供数字码至该数字滤波器，其中，每个内插延迟级均有内插功能。

9.根据权利要求8所述的电路，其中，数字滤波器为高频宽、高衰减量的数字滤波器。

10.根据权利要求8所述的方法，其中该参考时钟信号是由晶体振荡器所提供。

11.根据权利要求8所述的方法，其中量化该参考时钟信号和该分频信号之间的相位延迟的步骤包括以相位延迟量化器量化该参考时钟信号和该分频信号之间的相位延迟，且该相位延迟量化器包含环状延迟结构，用以最小化功率消耗及物理面积。

12.根据权利要求8所述的方法，其中该量化的步骤包含该多个内插延迟级用以使延迟时间小于门延迟。

13.根据权利要求12所述的方法，其中该量化的步骤包含提供码减法器以减去该参考时钟信号及该分频信号所产生的码，用以量化所述信号边缘间的延迟时间。

14.根据权利要求12所述的方法，其中该量化的步骤包含提供环计数器以记录执行于数字锁相环电路内的缓冲级间的完整环的数目。